littleshrimp 发表于 2022-3-4 16:10 LTC2325-16按照官方的介绍，需要使用一个外部的105MHz的时钟经过触发器电路连接到CNV同时作为FPGA的CLKIN ...

有一个关于clk_220的Falied timing critical warning，220MHz时钟慢了（按官方的代码写的）。完全按仿真时钟110MH（SDR）有正确结果。但用50MHz倍频SCK就慢于CNV_EN。我的外围电路与静风子用户的电路基本相同（我用DDR模式）。新手刚接触FPGA不久，还没接触过有关时间的问题。

littleshrimp 发表于 2022-3-3 21:57 DDR使用的官方源码吗？

是的，大佬，我想问问您做成功的是SDR模式吗？可以让我参考一下SDR的ADC外围电路吗？DDR模式实在没法子了估计是自己画的外围电路不行。

littleshrimp 发表于 2022-3-3 21:37 时间太长我记不清具体什么情况了 看了你的时序和我之前回帖的时序，感觉你的SCK数量也不对呢

我是用的DDR模式的，所以有8个，SDR模式有16个。

大佬，我的SCK信号是使用IP核ODDR原语输出的，仿真波形慢于产生的CNV_EN，不知道哪里出错了。