学习学习

好的，谢谢

丝印的DRC可以去除的好像，实在想设置规则，就在Rule里面的Manufacting设Silk to slik/Silk to solder

qwqwqw2088 发表于 2018-2-8 16:24 如是SRAM部分的电路，最好设定禁止覆铜区，免的造成所谓的铜箔对导线阻抗失调，这个是有说法的

好的好的，谢谢！

本帖最后由 LONG_EM 于 2018-2-8 16:06 编辑

qwqwqw2088 发表于 2018-2-8 15:44 看了楼主的板，器件布局，和上下两层布线密度不是很大和很密，影响不大 如有这方面要求的可以用软件算一 ...

假设密度比较大的前提下 比如我需要做单端阻抗控制在50欧，在我的叠层里TOP层的走线参考层为GND，我计算好了线宽走线；但是铺铜之后，有些地方似乎出现了计算共面阻抗的情况，比如这个地方： 铺铜前 铺铜后（铜皮接地） 这个时候需要对共面阻抗进行考虑吗？还是说共面阻抗和单端阻抗是独立的，互不影响，如果不要求控制共面阻抗就可以不管，设好铺铜的安全间距就可以？

chenzhufly 发表于 2018-2-8 13:36 正反都要放 我看板子两面都有器件

都有的，我做的mark点是上下两面对齐的，截图可能有点模糊，看不太清楚

电子微创意 发表于 2018-2-8 13:27 看着很专业

没有没有，还有很多不足的地方，恳求指点:surrender:

bioger 发表于 2018-2-8 13:23 不错  画的挺好

谢谢:loveliness:

chenzhufly 发表于 2018-2-8 13:27 既然这么讲究，我觉得还需要注意几点 1、 MARK点好像没有 2、安装孔是不是和排叉离的太近了

mark点是指贴片用的定位点吗？我上面放了三个这种，不知道合不合适。 安装孔确实挨得太近了{:1_104:}

qwqwqw2088 发表于 2018-2-8 12:02 板子上增加点铜好啊 铺铜又不影响成本，再加上对板子效果有利，降低EMI等 覆就整板搞，包含 ...

计算阻抗是的参考层是GND和PWR，敷铜会不会发生共面阻抗影响？

cruelfox 发表于 2018-2-8 11:57 看起来很漂亮。 不过我觉得蛇形线对F103没有必要。要是我搞，就用两层板做了。

嗯嗯，四层板有点浪费，纯属画来玩的:lol

qwqwqw2088 发表于 2018-2-8 11:15 这类板影响应该不大 一般低频板怎么走都行，布通，稍加优化就OK，， 高速板中的信号的等长线，扭来扭 ...

四层板的TOP/BOTTOM不铺铜可不可以的？要铺铜的话要怎么铺好？

qwqwqw2088 发表于 2018-2-8 10:54 所说的是stm32f103么， 再说SRAM不需要走蛇形线，速度又不高。 犯了蛇形线强迫症了

对,STM32F103ZET6。嗯嗯很多人也这么跟我说，不用做等长，但是总感觉等长了会稍微好一些。强行做等长会带来其他副作用吗？

DB_DOG 发表于 2018-1-11 21:35 同在广州，可以交流下喔

欢迎，请多指教:)

qwqwqw2088 发表于 2018-1-10 09:15 至于什么串扰，会出现在时钟或周期信号线上，或者数据、地址、控制和LO走线中都有串扰，， 串扰原因多了， ...

好的好的，谢谢！希望以后有机会向你多请教！

qwqwqw2088 发表于 2018-1-9 20:44 1.你先给大家举个例子“可以随意走平行线（为了美观），还是说有的线依然不能走平行” 2.是否是Top/Bott ...

这个我不懂，所以想你请教。 1.假设是595的Q0-Q7，Q0-Q7都是作为其他芯片的使能端，能不能在符合3W原则的基础上平行走线？ 2.两路TTL电平的RX/TX，能不能平行走线？ 3.第二种情况下，能否在一定线距下走3.3V的电源线 4.有没有在3W下走平行线依然会造成串扰的？能否否举个例子？

okhxyyo 发表于 2018-1-9 09:32 提问的话最好直接发帖，这样更多的网友能及时看到也能及时的回复你的问题

好，谢谢:)

DB_DOG 发表于 2018-1-9 08:30 我截图之前把敷铜删了而已，方便大家看

还有就是晶振要尽量靠近MCU，走差分线；接插件外板子边沿靠。建议，不知道正不正确，仅供参考。

两层板铺地会不会好一些？

chenzhufly 发表于 2018-1-6 11:17 多练练

嗯嗯