OliverH

    1. FPGA烧写文件的问题 10/1890 FPGA/CPLD 2023-06-08
      一、下载到板子上却是没有反应          用modelsim仿真,看看功能是否正确,测试文件应该要尽可能多的考虑各种问题。建议下载到板子之前要先做功能仿真。  二、当代码写完后,仿真通过后,下载到板子上却是没有反应,可以尝试以下方法          a)仔细的看看警告的信息,没有错误并不代表就是正确的,还要看看警告的信息,              1)对那些一直为低或者为高的要注意,看看你是否真的想让他一直为高,如果不是的话,就要去看看源代码,看看他为什么会一直为高或者低。              2)对于一些位宽不匹配的也要注意一下,看看是否是位宽定义不对。              3)模糊连接的就是信号没有定义,回到源码,去定义一下就可以了              4)产生了锁存器,如果不是自己想要的产生的就要去修改一下源码了          b)检测clk,rst_n,以及引脚绑定是否正确。这个可以看Pin Planner          c)检测计数器位宽是否正确          d)查看RTL_view,看看框图是否是自己想要的,从宏观上检测连线等          e)使用Signal Tap 在线调试,看看具体的波形。          f)input / output是否正确,不单单是顶层需要检查,子模块的端口也要检查。          g)以上还不行就得考虑时序了,这个就得用到时序分析了,看看建立时间和保持时间是否符合要求。  三、如果系统比较大的话,可以单独的测试各个小功能模块。总之不要心急,不要慌。  写代码一定要小心,要规范,下载到板子前最好先仿真。端口输入输出要想清楚,位宽什么的要数清楚。

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