撇开fpga先不说， 做傻事指的是。。。。。是要自绝于人民吗 ？ 浦东机场那个是不是你？   

这是个啥问题？愣是没看明白。

       做逻辑控制的按照接口来选择，做算法的按照LE和DSP，以及memory来选择。 LE的计算方法按照数据位宽*流水级数的方式来计算。 DSP按照乘法器加法器的数量来计算。 如果没经验算不准，找相关论文看别人用多少资源参考一下就好了。  N年前有人发明了一个公式，没流传开，现在也找不见了。   

这段代码不稳定。 由于采用了内部生成的信号作为UART的时钟，会使时钟产生很多毛刺。同时，由于生成的时钟信号需要走局部走线，会产生hold-time violation. 系统在硬件上会非常不稳定。 正确的写法是把生成的时钟信号作为enable.　如果有空可以参考一下opencores.org上的代码。

滤波器长度决定了滤波器的幅频特性，输入数据位宽和系数位宽决定了量化误差，需要在matlab中或者c中进行仿真，确定能接受的误差水平，再决定系数的位宽。

这个叫Separate-Port Ram,  输入和输出端口是分离的。 如果输入时钟和输出时钟独立，可以作为时钟域隔离器件。

最好的方法是采用高级语言综合，C/C++写代码，然后转成verilog. 不过这种技术掌握起来比较难。 你们导师是谁？哪个学校的？

COrdic求开方已经是最方便的算法了，没有其他更好的办法。 你把你代码贴上去我可以帮你看看。

有很多中实现方式： 一种是采用一个寄存器把中间结果存下来，然后每个时钟周期做两次乘法(x*a)，结果进行累加。另一种是采用全并行方式计算或者半并行计算。 所以你要先确定好延迟，再决定采用哪种结构，再进行RTL设计。 要做的好有一点点复杂，但是用不着嵌入式处理器。

RAM只能串行输入。 移位寄存器要自己写。 IP核列表在migwizard中就能看到。

  让是让，但是要尽量避免。 因为上升沿和下降沿之间传递数据的延时是时钟周期的一半，所以时序分析的时候就要做的更细一些，时序约束文件要做好。 你看下时序分析报告看是否有timing violation.

1. 你这段代码语法错误很多， modelsim编译不可能通过。 2. 从逻辑上看，混合了上升沿和下降沿两种描述，时序不知道如何保证的。 代码中错误太多无法编译。

  modelsim中有信号追溯的功能。 双击输出信号，然后再dataflow中一直向前追溯，就能找到原因。

x=~x 死锁了。 x=#5 ～x ok.

需要找到仿真模型。xilinx专门有一个XilinxCoreLib , altera的需要自己找找看。 找到后把仿真模型编译到work里面就好了。

  NIOS最小系统用不了多少LEs. 我印象中1500LEs. 相对于MCU， NIOSII的开发难度要大很多。但是从技术能力成长角度看，采用SOPC做设计是高大上，更有发展前景。

是不是没破解好？

是要做高速吗？如果时钟频率不高，要逻辑综合器会自动帮你映射的。

很可能是因为你的文件没有放对地方。再查下work外面有没有ip.dat这个文件。

在quartusII里面设定仿真工具为modelsim,会生成相应的门级网表和sdf文件。编译好仿真库后，把这两个文件放入modelsim中进行后仿真。