大家感觉高速比较器会用在什么题目上。。。

看看说不定能得到些提示

这个论坛的人都是在相互促进啊，其他论坛里好多都是灌水的。。。

        楼主你好。想知道如何从输出数据总读取有用的信息。 如果输入中有多个频率分量或者是一个频率分量。输出会以什么样的形式显示出来

               谢谢分享。。。

                 太感谢了。。。

                期待出作品中。。。

              应该就是楼主说的那种情况。。。

     好东西。太实用了。。。

xujiangyu0619 发表于 2015-7-29 22:05 一次读写需要2个时钟周期。

             哇塞。就这么简单啊。。。

nmg 发表于 2015-7-28 10:12 这名字，

             楼主你好。不要羡慕哥的名字哈。我已经买断了的。。。:loveliness:

              哇塞、这奖品太丰富了吧。。。

      经典。。。

               哈哈哈。感觉找到了救星。先下来看看。。。

本帖最后由 调戏、和尚/ 于 2015-7-23 16:16 编辑                     这个啊。专业点解释是现场可编程逻辑门阵列。。。                      我觉得就是一堆的逻辑门，就如楼上说的一堆积木，可以拼出你想要的任意形状（功能）。。。                     HDL语言就是拼接的工具。。。                    把HDL语言先学好吧。不管是 VHDL 还是 Verilog 这是入门的必须。。。

rowen800 发表于 2015-7-22 17:30 fpga逐行扫描，不同分辨率对应不同的时钟，这个有标准的

            请问知道是怎么定义的吗。  1366*768*60hz   的标准是多少呢。。。

仙猫 发表于 2015-7-22 16:36 FPGA是一种可编程逻辑芯片，可写入非常复杂的逻辑。 说到复杂的可编程逻辑，处理器（CPU）就是其中一例— ...

                     稍稍明白了一些:)。非常感谢哈。。。:)

               就比如我最后一个模块的输出是number_data   然后我的输出I/O口线上就写 number_data[3], number_data[2], number_data[1], number_data[0],    这样也不对。会提示位数匹配问题的。。。

      好给力。第一次看到把Verilog 写这么牛逼的人。佩服佩服、、、:)

新手常犯的错之二： 上升沿和下降沿一定要和if语句中条件相匹配： always@(posedge clk or negedge rst) begin     if(rst)        a = 0;     else        a = a + 1; end 上述是错误的语句，注意必须是negedge 对应 if(!rst)，posedge对应 if(rst)。 这句话是经典。必须牢记。。。:)