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1. 【FPGA设计】《FPGA设计高级技巧》全系列讲述已修改免费 1324/110912 FPGA/CPLD 2014-03-05
  
  学习了，下载来看一看。
2. C语言多层循环怎样转换为verilog语言使FPGA最省时间 5/4270 FPGA/CPLD 2014-03-05
  
  liwenquan0923 发表于 2014-3-5 17:33 谢谢你的回复。我想如果用状态机处理，也就相当于一步一步的顺序执行，这样就没有用到FPGA的并行特性了 ...
  也就是说如果C代码顺序执行了100次，在FPGA中用状态机实现也需要执行100次，至少需要100个时钟周期？请问是这样理解吗？能不能有其他办法在FPGA中执行时减少执行的时钟周期数，谢谢。
3. C语言多层循环怎样转换为verilog语言使FPGA最省时间 5/4270 FPGA/CPLD 2014-03-05
  
  白丁发表于 2014-3-5 12:25 状态机实现
  谢谢你的回复。我想如果用状态机处理，也就相当于一步一步的顺序执行，这样就没有用到FPGA的并行特性了，请问是这么理解吗?谢谢。
4. C语言多层循环怎样转换为verilog语言使FPGA最省时间 5/4270 FPGA/CPLD 2014-03-05
  
  C语言多层循环怎样转换为verilog语言使FPGA最省时间遇到一个需要将一段C代码转换为verilog语言，同时需要FPGA处理最省时间，请问各位高手怎样处理比较好呢，小弟是新手请多多指教，谢谢。 for(int i =0;i

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