谢谢啦，最近在用~

谢谢楼主分享，最近要用到书里讲到的SD卡控制器

版主辛苦。。。

原帖由 夏宇闻 于 2011-12-7 06:28 发表 您先改一下SigTap触发时钟的触发方式，即前沿、后沿、电平改变，再观察一下波形。我估计系统不稳定可能还有其他原因。如果不行再改变一下PLL的配置，使时钟周期成整数倍，并用最高频率时钟做触发信号，观察波形，也 ...

  好的，谢谢夏老师，我按您的方法试试。

原帖由 夏宇闻 于 2011-12-6 08:06 发表 我认为您观察到的现象是正常的。其原因是SignalTap实际上是一个数字逻辑电平观察器，而非模拟波形观察器，30M的时钟周期约为33.333ns，而120M的周期约为8ns，您用8ns周期的时钟去测33ns周期的波形肯定会出现偏差， ...

  夏老师，您好， 事实上，这个程序并不稳定，当对程序中某一（不唯一）计数器的计数值修改后（这一计数值没有规律），就会出现附件图中的两种情况，对硬件的输出也确实有影响。 请您帮忙看看，在图中我有详细说明。

夏老师您好，我也是刚接触FPGA不久，有一个困扰了很长时间的问题。        我用的是一款开发板，器件型号是Cyclone II: EP2C5Q208C8，PLL从外部引脚输入30M时钟，输出三个时钟分别设置为30M，120M，180M，PLL工作模式：Normal，三个输出时钟相位偏移都是0。        使用Signaltap观察时，采样时钟120M，发现输出的30M时钟相对输入PLL的30M时钟相位偏移了90度,，正常情况下相位偏移不该是0吗？        另外，观察由PLL输出的30M时钟触发的信号时候，发现这些信号的变化都发生在PLL输入的那个30M时钟的边沿，而不是输出的30M时钟边沿。        但若是用这一PLL输出的30M时钟去进行逻辑运算（如这一时钟和某一信号相与），运算的结果是正确的，即运算的结果并不是PLL输入的30M时钟参与逻辑运算的结果。   想请问夏老师以上的现象是正常的吗，可能是什么原因造成的？先谢谢您了 [ 本帖最后由 fpgalenr 于 2011-12-5 17:02 编辑 ]

顶顶。。。

google了下，是下面这个原因吗？ “The 90 MHz clock measured at the output of the PLL (but before the global clock network) will have a phase that is ahead of the 30 MHz clock（PLL in）. That is because the the 90 MHz clock should be phase-aligned with the 30 MHz clock at the logic cell register inputs, and there is a global clock delay between them and the PLL output.” 意思好像是pll输入时钟得和寄存器时钟同步，而全局时钟网络有延迟，所以pll输出时钟相对输入时钟有延迟。。