cruelfox

    1. 拆解TI-82计算器尸体 11/491 以拆会友 2025-01-08
      dcexpert 发表于 2025-1-7 14:10 最经典的计算器之一,可惜现在基本没啥用了。等着楼主讲解还能怎样用。
      可以把芯片拆下来,自己搭一个Z80最小系统玩儿
    2. DIY一个袖珍实验电源 25/2082 电源技术 2024-11-30
      se7ens 发表于 2024-11-29 11:02 创意不错 用DAC输出来调整电源的反馈输入 这里两个DAC使用的是同一个编码器,调节效果能同步吗,输出 ...
      能连续调整,DAC的一个LSB可以实现大约5mV的输出跳变,作为电源这个足够用细了(毕竟是电源,不是做基准)。根据目标输出电压推算一下LDO的输入电压,两个DAC可看作是同步更新的。不过电源芯片的稳定时间没有实测。
    3. DIY一个袖珍实验电源 25/2082 电源技术 2024-11-24
      原理图和PCB使用立创EDA设计,如有需要请自取。我用的液晶模块是在隔壁老王那里买的。  
    4. 刚过保质期,机器就出问题? 16/1173 电源技术 2024-11-20
      一般是食品才有 “保质期”一说,在期限内不变质。保质期内储藏条件也符合而发生了变质,就是食品质量安全事件了,生产厂家该被处罚的。 你说的大概是“保修期”,过了这段时间不负责(免费)维修之类的服务。保修属于服务合同条款,买卖双方约定的。因为损坏原因很多,一般厂家也不会无限时间提供售出去的产品的服务,这也是很高的成本。至于产品什么时候会坏,不厚道(猜测)的厂商也许会根据这个时间的评估来制定服务策略,或者选用元器件寿命只考虑满足行业内通行的售后服务期的下限。 但是,要让产品刚过了保修服务期就坏,这个一般说是很难精准控制的。除非是故意的(在软件里面做了定时器),为了让旧的东西淘汰掉,给新东西腾出来市场。
    5. 评测不是做产品,手工做并不一定要焊在PCB上。 这个嘛,翻过来底朝上,焊细线飞一下就可以了。
    6. wangerxian 发表于 2024-10-28 14:29 我觉得可以把摄像头放在一个屏幕上方,这样如果看着其中一个屏幕就是对某个屏幕进行控制。而不是放在两个屏 ...
      那样两个屏幕就要两个摄像头。
    7. 做了个级进式的音量控制电路 11/7327 DIY/开源硬件专区 2023-02-01
      wuguangyue 发表于 2023-2-1 17:10 楼主 求这计算的网址,我复制链接打不开呢?
      就图片里面浏览器里面的,照着输。
    8. 信息已确认
    9. 【回顾2022展望2023】我来诈尸一下 11/1522 聊聊、笑笑、闹闹 2022-12-31
      se7ens 发表于 2022-12-31 19:59 这爱好有点高端哦,一般人是玩不来
      如果喜欢,就给自己机会去尝试。 没什么不可以的。 
    10. 这么大的桌子,上面不摆个多层的放仪器的架子? 
    11. 就是 flash分为两个 bank,  可以分开擦除这样的。ATSAMD5x 这样的双 bank flash是可以互换,比如两份程序各在一个bank中可以配置用哪一个bank启动,这种思路。
    12. 那种纯按键的老年机,有推荐的吗? 24/2597 聊聊、笑笑、闹闹 2022-10-21
      不能扫健康码的手机还需要带着出门吗?
    13.         sm_bit1_num <= freq % 10;         sm_bit2_num <= freq /10 % 10;         sm_bit3_num <= freq /100 % 10;         sm_bit4_num <= freq /1000; 居然用组合逻辑做除法,必然消耗很多资源了。
    14. 好多公式看不懂,脑瓜子嗡嗡的 13/2130 PCB设计 2022-07-11
      脑瓜子嗡嗡的是健康状态警告了,若天天这样得小心了。
    15. 弄pico risc-v就随便一块FPGA搞了,与本评测的目的不在一条线上。
    16. 声压、声强和声功率 1/3038 测试/测量 2022-05-13
      声压(sound pressure)是标量,声强(sound intensity)是矢量。声强表征能量的传递,声压就是个压强。
    17. Verilog并行语句中变量赋值问题 11/3155 FPGA/CPLD 2022-04-29
      1nnocent 发表于 2022-4-29 15:59 理解了 如果一个模块里有很多这种变量这个代码阅读起来是不是很麻烦?
      所有 always 开头的块都是并行的关系,在满足条件的时候就会执行。 Verilog 主要用来描述逻辑关系,不像程序语言描述的是一种过程。当然 Verilog 也可以描述过程,但只限于写testbench,不用在电路描述。  
    18. Verilog并行语句中变量赋值问题 11/3155 FPGA/CPLD 2022-04-29
      1nnocent 发表于 2022-4-29 14:46 1、2、3是同时执行的, 如果要执行1中if里面的红色语句的话,是不是就得等到2中完成赋值操作才能 ...
      你就把 a <= ... 这个赋值理解成延后的,所有取 a 值的地方都是修改前的值。
    19. Verilog并行语句中变量赋值问题 11/3155 FPGA/CPLD 2022-04-29
      你列的1, 2, 3都是 @(posedge sys_clk) 同一个条件的,就是同时执行的。 里面用到 a 值的地方,就是用 a 的当前值。
    20. 等你退休了,会干嘛? 46/5187 聊聊、笑笑、闹闹 2022-04-29
      当下的日子才是最重要的。如果有想实现的目标,现在就奔着去,何必等到退休?

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