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1. 【XILINX 主题分享月】设计工具资料大搜集！！！ 31/19376 FPGA/CPLD 2012-02-13
  
  支持一下
2. 推荐一个超好的FPGA设计文档 367/60216 FPGA/CPLD 2012-02-07
  
  不错啊，不能只下载
3. 理工科女生的耳坠 13/4339 聊聊、笑笑、闹闹 2012-02-05
  
  太有创意了
4. 精华！FPGA经验总结 4/4015 FPGA/CPLD 2012-02-03
  
  挺不错的，就是还是要付费啊
5. 【FIFO】【高清】【抢先下载】 957/107246 FPGA/CPLD 2012-02-03
  
  非常好
6. 【EEWORLD陪你一起“闹”龙年】之一 —— 真心话没有大冒险！ 149/23013 聊聊、笑笑、闹闹 2012-01-11
  
  找个女朋友楼下的： 2012船票买好了吗？
7. 各大论坛经典帖子收藏 82/24422 工作这点儿事 2012-01-10
  
  绝对好东西·············
8. 【FIFO】【高清】【抢先下载】 957/107246 FPGA/CPLD 2012-01-10
  
  谢谢分享
9. 超好的Altera Nios从入门到精通书籍下载 36/11741 FPGA/CPLD 2012-01-10
  
  浏览了下感觉比较基础
10. FPGA DCM时钟管理单元的理解 6/5748 FPGA/CPLD 2012-01-02
  
  “例如从外部传过来一个32位的数据以及随路时钟,数据和随路时钟之间满足建立保持时间关系(Setup Hold time),你如何将这32位的数据接收进来？如果你不使用DCM,直接将clkin接在BUFG的输入引脚上,那么从你的clk_o_reg就必然和clkin之间有个延时,那么你的clk_o_reg还能保持和进来的数据之间的建立保持关系吗？显然不能。相反,如果你采用了DCM,接上反馈时钟,那么clk_o_reg和clkin同相,就可以利用它去锁存进来的数据。” 不是很明白？ 1. 如果接受数据的芯片时钟源不一样，应该是异步设计问题解决 2. 随路时钟一般不驱动芯片的整过时钟网络把

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