我是北京高校的应届生，是211，但是不是理工类的学校，我是小硕，另外，我不是大哥:)

夏老师，您出的书是我开始学习verilog时看的第一本，没想到还可以在这里和您交流，真是太棒了。 闲话不多说，我现在遇到这样一个问题： 我在做一个数据采集系统，前端信号包含一组采样率为20MHz的10bit数据和一个同步时钟。同步时钟和数据的关系是：时钟高电平为I数据，低电平为Q数据。我现在需要把I/Q数据分离出来，然后分别进行2倍降采样，再合成一路，接着送入DDR或者是异步FIFO保存。请问我该怎么做呢？ 前端的同步时钟是由芯片给出的，我认为它不能作为FPGA的全局时钟（因为觉得不干净），设计电路板时也没有把它连到FPGA的全局时钟网络内。我的全局时钟是专门由有源晶振提供的，这也是我所见到的常用的办法。这样一来，我的输入数据和我后续要做的降采样等处理就不同步了，我不知道怎么才能保证在合适的时间采到合适的数据。 夏老师，不知道我的描述是否清楚，请您给我些建议好吗？

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北京地区，某机顶盒公司，月薪8K+1.4W年终奖

http://zhidao.baidu.com/question/319555376.html 我猜你遇到的问题应该是这个，你看看网友的回复吧

不知道你的问题是不是和我当初的问题一样，如果是的话可以看看这个http://zhidao.baidu.com/question/319555376.html

谢谢！:)

谢谢~

非常好~学习了！