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谢谢您的解答！verilog程序可以用c中的流程图表示流程吗？还是只能用时序电路来表示？
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可以用c中流程图之类的描述verilog吗？c和verilog有什么差别啊？都称为软件吗？迷惑中，望老师指点！
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感激夏老师！:)
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谢谢老师，能够编译综合成功，那么说这个程序是完整可以用的，只是内部看不见吗？
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最近在看一个相机程序，为什么厂家带的verilog模块文件里只有端口定义，却没有内部逻辑，还能编译综合成功啊?
比如下面的程序
`timescale 1 ns / 1 ps
module hispi_rx_core #(
parameter pmi_family = "ECP3", //"ECP3" or "XP2"
parameter c_HISPI_MODE = "Packetized-SP", //"Packetized-SP" or "Streaming- SP" or "Streaming-S" or "ActiveStart-SP8"
parameter c_WORD_WIDTH = 12, //10/12/14/16
parameter c_LANE_WIDTH = 4 //LANE NUMBER 1/2/3/4
)
(
input rstn,
input clk_div2,
input [4*c_LANE_WIDTH-1:0] data_lane,
//general configuration
input flr_enable, //1 indicates FLR is inserted
input [13-1:0] pix_per_ln, //active pixels number per line, non used for "Packetized-SP" mode
input start,
input pixel_clk,
//output port
output f_valid,
output l_valid,
output embedded_dvalid,
output [c_WORD_WIDTH-1:0] dout,
output test_out
);
endmodule
这个模块被顶层模块调用，为什么没有实现功能的内部逻辑呢？
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夏老师好，我在用VHDL做个频率计，测量范围是1hz-10mhz。现在综合仿真是正确的，小数点和数值都对，为什么在开发板上显示时有的地方准确有的地方误差很大？找不出原因，希望老师指点一下
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先回复了，thanks
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应该做一些免费指导初学者的培训活动，而且便于参加的
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夏老师好，我在用VHDL做一个频率计，为了达到等精度，要求标准时钟和待测信号同步，怎么才能做到呢？谢谢老师！
还有个问题是，能用40MHZ的标准时钟来达到测量范围1hz到100MHZ吗？
[ 本帖最后由 a374589387 于 2011-4-27 22:07 编辑 ]
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嗯。谢谢帮忙！！~~~也谢谢夏老师~~
[ 本帖最后由 a374589387 于 2011-4-22 22:50 编辑 ]
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夏老师好，我现在在用VHDL做频率计，显示用8位8段LED显示。我把数值和小数点分别送入显示模块中。数值是BCD码，小数点用比如01000000来表示第二位数码管的小数点被点亮。通过七段译码管数值译成七段码可以显示了，但小数点怎么办呢？我想采用动态扫描的方式显示频率值，现在想不出好办法让小数点和数值同步显示，渴望能够得到夏老师的指点！:) :)
[ 本帖最后由 a374589387 于 2011-4-21 19:21 编辑 ]
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:) :call: :) 要money？哪里挣钱啊！？》
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看看啦
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打不开啊，白花钱了
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好东西，收下了
FPGA/CPLD