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求助 FPGA assign赋值混乱 下面为简单的描述下问题： moudle a( .... output [15:0] rd_data; inout [15:0]    sdram_dq ); assign rd_ack = state == S_READ; assign rd_data = rd_ack ? sdram_dq : 16'b0; endmodule 用signaltrap 抓信号。rd_ack 为1时。sdram_dq中抓到数据正确。 为何 rd_data中抓到的数据就乱了呢？