szlddn

    1. 非常感谢啊,确实是复位的问题,复位不能只复位一次,要每个处理周期后都要再次复位
    2. szlddn 发表于 2017-12-14 16:53 是,复位后拉高
      这是控制代码 module fft_control(clk,rst,rst_fifo,w_cycle,fftpts_in1,sink_eop1,sink_sop1,sink_valid1,start_16,fft16_over,switch,re_im,out_reim,count_in,recycle,re1,re2,enable,reset_n)/*synthesis noprune*/; input clk,rst; input start_16,fft16_over; input re1,re2; input [47:0] re_im; output reg [4:0] recycle; output [10:0] fftpts_in1; output sink_eop1,sink_sop1,sink_valid1; output rst_fifo; output w_cycle,switch; output [10:0] count_in; output [47:0] out_reim; output enable; output reg reset_n; wire [47:0] out_reim; wire [10:0] fftpts_in1; wire sink_valid1,sin_sop1,sink_eop1; reg enable; reg w_cycle; reg rst_fifo; reg [3:0] state1; reg [10:0] fftpts_in; reg [10:0] count_in;        reg sink_eop,sink_sop; reg sink_valid; reg flag; reg switch;        assign out_reim=flag? re_im:48'd0; assign fftpts_in1=fftpts_in; assign sink_valid1=sink_valid; assign sink_sop1=sink_sop; assign sink_eop1=sink_eop; always @(posedge clk) if(!rst) begin                                state1
    3. hh_kings 发表于 2017-12-14 16:36 那你的rst信号是不是低复位啊?
      是,复位后拉高
    4. hh_kings 发表于 2017-12-14 14:50 .reset_n(rst),注意这个信号的极性哟
      低复位
    5. chenzhufly 发表于 2017-12-14 10:17 怎么例化的
      这是我FFT 例化部分 core_fft        b2v_inst5(         .clk(clk),         .reset_n(rst),         .fftpts_in(fftpts_in),         .inverse(SYNTHESIZED_WIRE_1),         .sink_valid(sink_valid),         .sink_sop(sink_sop),         .sink_eop(sink_eop),         .sink_real(SYNTHESIZED_WIRE_4),         .sink_imag(SYNTHESIZED_WIRE_5),         .sink_error(SYNTHESIZED_WIRE_3),         .source_ready(SYNTHESIZED_WIRE_2),         .source_valid(source_valid),         .fftpts_out(),         .source_error(),         .sink_ready(),         .source_sop(),     .source_eop(),         .source_imag(source_imag[34:0]),         .source_real(source_real[34:0]));
    6. sink_ready 为低 12/3011 FPGA/CPLD 2017-12-14
      loighh 发表于 2017-12-13 22:40 我用modelsim 仿真也没数据,最后就用自带的逻辑分析仪
      我就是用在线逻辑分析仪,没有输出:Cry:
    7. sink_ready 为低 12/3011 FPGA/CPLD 2017-12-11
      loighh 发表于 2017-12-7 23:29 问题已经解决,数据要 根据移位 sop 移位,sop 是有符号数据,我的是负数,要变成原码,在根据这个原码移位
      您好,我也是遇到sink_ready不拉高,数据无输出问题,请问您是什么原因导致的最后怎么解决的啊,希望楼主解惑,感激不尽

最近访客

< 1/1 >

统计信息

已有3人来访过

  • 芯积分:--
  • 好友:--
  • 主题:1
  • 回复:7

留言

你需要登录后才可以留言 登录 | 注册


现在还没有留言