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1. 夏宇闻老师书第13章例13.7的问题 2/1636 FPGA/CPLD 2023-03-31
  
  可以试着AB输入不同的频率，代码本身就是一个判断语句sel=1输出a,反之输出b
2. FPGA Verilog 问题 5/3440 FPGA/CPLD 2022-08-25
  
  用的扫描版本的
3. 那里可以租到FPGA开发板？谢谢了先！！！！！！ 8/6847 FPGA/CPLD 2021-08-05
  
  淘宝上买一个也就一二百块钱，还有软件和资料。
4. 邀请函：EEWorld 十五周年嘉年华系列活动开启，有你真好！ 62/34661 聊聊、笑笑、闹闹 2021-07-20
  
  15周年感觉跟人类的60岁差不多了，fpga要加油。
5. 今早看到的两个新闻，感觉有意思：自动驾驶哪些取哪些舍？CAN总线还有什么不能改？ 3/2947 汽车电子 2020-09-28
  
  5G的到来，服务器云端能否取代所有控制器
6. rtl图时序，谁能帮我解释一下这个图中两个输出为什么会在二选一上？？ 1/4223 单片机 2019-08-16
  
  module board(ball, net, bclk, serve, couclk, serclk); input ball; input net; input bclk; input serve; output couclk; reg couclk; output serclk; reg serclk; always @(posedge bclk or posedge net) if (net == 1'b1) begin serclk <= 1'b0; couclk <= 1'b0; end else begin if (serve == 1'b1) serclk <= 1'b1; else if (ball == 1'b1) serclk <= 1'b1; else begin serclk <= 1'b0; couclk <= 1'b1; end end endmodule //搞定了，转换器转换的
7. CPLD 3/1514 FPGA/CPLD 2019-07-02
  
  软件存在bug，这种情况多数应该是软件里面把没有使用的管脚接地了，在菜单栏assignment--》device-->device and pin option...-->unused pin--> as input tri_stated
8. 串口通信发送的程序编译老是出错 5/1860 FPGA/CPLD 2019-07-02
  
  end else if(iCall) case(i) 0: begin D1<={2'b11,iData,1'b0}; i<=i+1'b1; end 1,2,3,4,5,6,7,8,9,10,11: if(C1==B115K2-1)begin C1<=9'd0;i<=i+1'b1;end else begin rTXD<=D1[i-1];C1<=C1+1'b1;end//为什么这里i-1不需要写成1'b1 12: begin isDone<=1'b1;i<=i+1'b1;end 13: begin isDone<=1'b0;i<=4'd0;end
9. 串口通信发送的程序编译老是出错 5/1860 FPGA/CPLD 2019-07-02
  
  把小于号去掉再试试
10. FPGA QQ群 1/3461 FPGA/CPLD 2017-10-31
  
  这种群很多，搜一下就有
11. 这种错误是什么意思呀，怎么解决，我是新手！！ 1/3028 FPGA/CPLD 2017-10-31
  
  "inst" 你调用的模块左下角标号有重复的，可以更改为例如U1...等等
12. 学习verilog中的一写不解之处？ 1/3629 FPGA/CPLD 2017-10-31
  
  这种文档网上很多，可以参考
13. HDL设计探究 1/2981 FPGA/CPLD 2017-10-31
  
  以前不懂，看贴总是不回，一直没提升等级和增加经验；现在我明白了，反正回贴可以升级，也可以赚经验，还可以下载文档，我就把这句话复制下来，遇贴就回，捞经验就闪。
14. quartus ii 11.1 提示unsupported family:Max ii 5/2978 FPGA/CPLD 2017-10-19
  
  软件没有破解成功
15. 基于fpga的交通灯控制系统设计 2/1875 FPGA/CPLD 2017-10-14
  
  液晶屏上显示是什么鬼
16. case语句中，最后default：；什么意思？ 9/11864 FPGA/CPLD 2017-09-30
  
  仿真你没case所有可能，留一条后路
17. 小白一枚，希望有大神前来救助。感谢！（FPGA设计） 2/2323 FPGA/CPLD 2017-09-30
  
  这不就是一个相位偏移，加相位累加器做的可调频率嘛
18. Quartus II 15 仿真报错 1/2346 FPGA/CPLD 2017-09-30
  
  你是不是调用的原理图那
19. Altera DE1-SOC培训教材 545/95659 FPGA/CPLD 2017-09-28
  
  学习中
20. vhdl编译错误 3/1851 FPGA/CPLD 2017-09-27
  
  LD

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