leo_hyacinth

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    1. 你问我答，【夏宇闻老师专栏】与你一起探讨FPGA设计！ 1776/767899 FPGA/CPLD 2012-01-11
      原帖由 夏宇闻 于 2011-12-30 21:24 发表 MCU当然可以用C编程。但如果想用EDA仿真工具对这个MCU和程序与FPGA开发的硬件一起运行来验证系统的正确您必须有这个MCU的行为模型，而且这个模型可以虚拟地运行C代码。FPGA中也可以设置CPU，ALTERA FPGA的开发工具 ...
        好几天没上来了 谢谢老师那么仔细的回答 我在有关fpga方面工作了几年 最近想学习下嵌入式C 呵呵 再次谢谢老师仔细的回复
    2. 你问我答，【夏宇闻老师专栏】与你一起探讨FPGA设计！ 1776/767899 FPGA/CPLD 2011-12-30
      原帖由 夏宇闻 于 2011-12-30 08:30 发表 相位差总是存在的，关键是同源晶体时钟，从稳定静态的角度看，时钟相位差是稳定的可控的，所以沿与沿之间的竞争可设法避免，但非同源时钟，时钟沿竞争即使在稳定静态也因为有积累误差而无法避免。
        谢谢老师的回答 老师新年快乐
    3. 你问我答，【夏宇闻老师专栏】与你一起探讨FPGA设计！ 1776/767899 FPGA/CPLD 2011-12-30
      原帖由 夏宇闻 于 2011-12-30 08:19 发表 可以先从学习SyStemC开始。我好象翻译过一本SystemC入门的书，其中介绍了一些表示硬件行为的最基本的语法和模块组成，可供入门者参考。
        不好意思 我还是不是很清楚 老师 比如为了更充分灵活的运用到一个现成MCU或者为了实现特殊的目标的时候在现成的MCU周边可以用FPGA的数字电路附加 另外是不是用的是C语言啊也就是控制MCU 我想表达的是这个意思 呵呵 不好意思 有不对的地方请指正
    4. 你问我答，【夏宇闻老师专栏】与你一起探讨FPGA设计！ 1776/767899 FPGA/CPLD 2011-12-30
      原帖由 夏宇闻 于 2011-12-30 08:06 发表 我翻译的书，Verilog嵌入式系统设计教程中的第9章，详细介绍了一个与CPU总线连接的Sobel图像边缘滤波器加速硬件的设计过程，这一章内容包括设计分析、思考、部分可综合代码、测试代码，程序思路基本完整，可供您学 ...
        好的 有机会一定去看看 谢谢老师
    5. 你问我答，【夏宇闻老师专栏】与你一起探讨FPGA设计！ 1776/767899 FPGA/CPLD 2011-12-29
      老师 有没有关于嵌入式C方面书的推荐 大学里一般都学过C 但是对嵌入式C没有什么概念 想自学一下 主要是想了解下和普通的区别
    6. 你问我答，【夏宇闻老师专栏】与你一起探讨FPGA设计！ 1776/767899 FPGA/CPLD 2011-12-29
      原帖由 夏宇闻 于 2010-12-22 15:38 发表   我对ISE不太熟悉，但从clock_dedicated_route的文字看，是表示专用时钟信号连接路径的关键字。您可以通过ISE帮助菜单用clock dedicated route 查找确切的答案。我初步估计通常在设计要求有比较高的时钟频率 ...
        这个好像是因为IO PIN的属性和实际使用的有所冲突 非时钟的PIN用了放入了时钟并且在电路里边用到上升或者下降延
    7. 你问我答，【夏宇闻老师专栏】与你一起探讨FPGA设计！ 1776/767899 FPGA/CPLD 2011-12-29
      原帖由 夏宇闻 于 2011-1-18 18:34 发表    如果在两个模块分在两个FPGA中实现，它们之间的连接线不属于综合约束可控制的范围。综合约束只能管住一个FPGA内部的时序约束。线路板上的信号频率不能太高，如果用普通材料的线路板（特殊设计的绝缘材料、铜薄、焊盘、通孔的信号频率可以高一些），两块电路芯片在线路板上的距离有几厘米，即使连接线平行，看起来很近，长度也相差不大，但信号的时钟频率若大于30Mhz，线路板上两片FPGA之间的连接线路必须做信号完整性分析核实信号变化情况，否则很可能出现数据传递不可靠的情况。两片FPGA的时钟最好由同一个石英晶体输入，而且接收信号的FPGA应该使用片上的锁相环产生更高的时钟频率来提取外部30Mhz的信号。
        我看网上别人写的资料 以同一石英输入的时钟 产生整除的高频时候好像是没有相位差的 非整除的时候是有相位差的 这点不知道是不是正确啊 谢谢  
    8. 你问我答，【夏宇闻老师专栏】与你一起探讨FPGA设计！ 1776/767899 FPGA/CPLD 2011-12-29
      原帖由 夏宇闻 于 2011-3-6 17:45 发表    这就是为什么必须做布局布线后仿真的道理了。fmax并不一定能表明您设计的电路可以达到这样的频率，而是依据电路构造的一般原则，可以达到的最高频率，这并不等于您这个特定的电路结构一定可以达到这个时钟频率。所以时钟频率比较高的电路，必须先做规定引脚后的布局布线后仿真，然后才对FPGA进行编程。
        这是因为在合成的时候ise或者quartus对电路某些部分延迟过大的error吧 这个理解没错吧 老师
    9. 你问我答，【夏宇闻老师专栏】与你一起探讨FPGA设计！ 1776/767899 FPGA/CPLD 2011-12-29
      原帖由 夏宇闻 于 2011-10-28 23:41 发表 1.TTL电平：      输出高电平>2.4V,输出低电平=2.0V，输入低电平
        老师 关于电平的解释那段 看了后还是很不清楚 一般是不是根据硬件开发者的要求——图纸就可以了？
    10. 你问我答，【夏宇闻老师专栏】与你一起探讨FPGA设计！ 1776/767899 FPGA/CPLD 2011-12-29
      原帖由 夏宇闻 于 2011-12-21 05:48 发表 首先是信号处理的数学问题，把所需的高等数学的计算，如微分方程等转化为卷积运算，连续函数计算转为离散的数值计算，如把富里叶变换转变成快速离散的FFT蝶型乘加运算…，这些都是信号处理的数学问题和有关计算数 ...
        谢谢老师 能不能举个比较简单的例子 非常感谢
    11. 你问我答，【夏宇闻老师专栏】与你一起探讨FPGA设计！ 1776/767899 FPGA/CPLD 2011-12-29
      原帖由 夏宇闻 于 2011-12-22 00:49 发表 因为用2个不同的晶振，即使频率都是75M也属异步时钟，为准确接收12.5M数据，接收方的时钟必须与发送方时钟同步，以防止积累的时钟偏差。最保险的办法是用异步FIFO来接收数据，发送方用12.5M时钟写入FIFO，接收方用 ...
        老师解释的好~~
    12. FPGA经验经典谈：做逻辑的难点在于系统结构设计和仿真验证 6/4712 FPGA/CPLD 2009-11-21
      lz说的好深奥啊 呵呵 我是个小菜鸟 对lz的发言想提一些问题 1.lz上边所写的自动功能的那个例子是不是指testbench的自动测试功能（换句话说就是不参照波形来判断结果的正确） 2.[ 在功能仿真做完后，由于我们做在是FPGA的设计，在设计时已经基本保证RTL级代码在综合结果和功能仿真结果的一致性，只要综合布局布线后的静态时序报告没有违反时序约束的警告，就可以下到板子上去调试了。事实上，在华为中兴，他们做FPGA的设计时也是不做时序仿真的，因为做时序仿真很花时间，且效果也不见得比看静态时序分析报告好。] 这一段中的静态时序分析报告是指什么？ 谢谢~~
    13. VHDL语言100例 27/8075 FPGA/CPLD 2009-11-21
      lz 偶没钱啊 能不能发给我一下 让我也学习学习 谢谢啊 leo_hyacinth@hotmail.com
    14. VHDL语言100例 27/8075 FPGA/CPLD 2009-11-21
      lz 偶没钱啊 能不能发给我一下 让我也学习学习 谢谢啊 leo_hyacinth@hotmail.com

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