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1. verilog中module间连线问题 6/5362 FPGA/CPLD 2018-02-05
  
  ienglgge 发表于 2018-2-5 16:52 !rst_n，就是把这个信号取反。跟连不连线没冲突啊。你理解成取反再连接就行了。
  明白了，多谢
2. verilog中module间连线问题 6/5362 FPGA/CPLD 2018-02-05
  
  bioger 发表于 2018-2-5 15:54 那是去反的这个估计跟时序有关系啊
  那不是连线吗？取反是啥意思
3. Lattice芯片ICE40UL1K的RGB脚使用问题 2/2802 FPGA/CPLD 2018-02-05
  
  process123 发表于 2018-1-24 23:23 低密度的，够用吗、
  够用的，不知同学你有无用过MachXO2内部的RAM，能否提供个例程给我，官网的例程就算了吧，谢谢了

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