963722806

动态 发布 点评 好友 关于
  • 主题 回复 课程 资料 参考设计 电路图 文章 博客
    1. signaltap II综合assign语句的问题 4/2586 FPGA/CPLD 2018-09-04
      平漂流 发表于 2018-8-12 22:21 好吧，我还以为加了个assign，就会是一个普通的信号，没想到还是被系统发现是自己的时钟
      根据奈圭斯特采样定律，signal tapⅡ的采样时钟应大于等于信号频率的两倍，最好用驱动该信号的工作时钟作为采样时钟。
    2. signaltap II综合assign语句的问题 4/2586 FPGA/CPLD 2018-09-04
      平漂流 发表于 2018-8-12 22:21 好吧，我还以为加了个assign，就会是一个普通的信号，没想到还是被系统发现是自己的时钟
      根据奈圭斯特采样定律，signal tapⅡ的采样时钟应大于等于信号频率的两倍，最好用驱动该信号的工作时钟作为采样时钟。
    3. Verilog的for循环的相关问题 8/3668 FPGA/CPLD 2018-09-04
      同意楼上说的，这个输入的循环次数要固定吧，不然综合电路会有问题。

最近访客

< 1/1 >

统计信息

已有2人来访过

  • 芯积分：--
  • 好友：--
  • 主题：--
  • 回复：3

留言

你需要登录后才可以留言 登录 | 注册

现在还没有留言

推荐博文