乘简 发表于 2022-6-30 13:39 要是长按1秒钟，再松开，松开的时候有机率误触发了按下中断事件，也就防不住了，因为用户只按了1次，但是输 ...

现在这个去抖，长按松开应该不会有问题；现在的隐患是按的时间长，中途按累了，没按住抖一下。 当然还可以双沿去抖。硬件抖动单纯靠软件去抖，没有百分非完美的去抖

littleshrimp 发表于 2022-6-28 10:01 能显示小数就好了

应该是可以的，多来一次sprintf，先把要显示的内容凑好，然后lv输出。 lv自带的这格式化输出不好用，字库也是丑的一比。

源码文件：  

具体得看综合结果。可能会被优化掉，有些简单的也可能被综合成移位操作。一般用硬件乘法器建议要调用模块，编译综合器自己编译的话，结果不好预测

简单试过W806、W801，感觉CDK还好吧，比直接gcc写makefile文件还是方便不少的。

gs001588 发表于 2022-1-24 20:54 很不错，很久不跑Coremark了，步骤都快忘了。 按照帖子步骤可以成功。 测试了一下STM32F103C8T6，72M ...

可以看出基于Cortex®-M23的GD32L233C，尽管64M主频，但是比72M的M3还要厉害啊。

本帖最后由 gs001588 于 2022-1-24 20:55 编辑 很不错，很久不跑Coremark了，步骤都快忘了。 按照帖子步骤可以成功。 测试了一下STM32F103C8T6，72M系统时钟，Keil得分83，IAR得分101。   顺便上传了个STM32的文档《如何将 CoreMark 程序移植到 STM32 上》https://download.eeworld.com.cn/detail/gs001588/622523 免积分，随便下载。

如果FPGA容易烧的话，建议在4根信号线上加TVS管，或加钳位二极管BAT54S。 自制下载器的两根USB 信号线上还是有必要加TVS管的，如果不加的话至少考虑串个小电阻；下载器的Vref是从FPGA板卡给供过来的电压参考信号，经过运放或跟随调压后给电平转换器提供电源电压，不建议下载器直接输出3.3V；FT232HL的供电电压可以从40脚VREGIN直接输入5V，内部产生3.3V通过39脚输出给外部电路及VCCIO（12, 24, 46脚）使用。

本帖最后由 gs001588 于 2022-1-22 20:52 编辑 我也是很好奇为什么30M速率不能保存 。 你之前帖子上说的管脚分配丢失的现象，我也遇到过一次，当时以为是自己哪误操作了。习惯一般文件都有备份，就没有去计较。

效果很不错 

littleshrimp 发表于 2022-1-12 20:45 对，应该就是你说的问题。 比较奇怪的是如果只有input没有output，没有内容也不报错。 如果有outpu ...

应该是这么回事，也就是不同厂家的IDE环境、不同的编译器，有可能对这种处理的方式不同。其实只要是正常功能模块的话，肯定会有输出，也会有适当的操作，里面不会是空的。

本帖最后由 gs001588 于 2022-1-12 20:08 编辑

littleshrimp 发表于 2022-1-12 18:16   重装了一下，还是这个问题，奇怪了。          

明白你的意思了。 是在布局布线时出的问题，不是综合的问题。在模块里面不写点啥，相当于只有个框框没内容，猝不及防把编译器都整得不会了，没想到会有这种用法。 只要里面随便写点有意义的，就可以过了，加个reg、wire都可以。这也就是verilog比较灵活，只要加点东西从语法上该的有都有了，要是VHDL的话可能综合都不给你过。

会不会跟版本有关系呢，我用的1.9.8.01，试了没发现有问题呀          

我是用VHDL的，Verilog略有了解。 所谓wire，就是指一条线直接连，只不过用了不同的网标，不占用宏单元； reg就是寄存器，是实实在在要生成触发器或锁存器的，是要占用宏单元的。 不同的综合器，也许会有不同的优化。如果定义了reg，有可能综合器发现实际只用作wire，可能会自动优化成wire，看一下RTL图是什么样的。

本帖最后由 gs001588 于 2022-1-11 12:16 编辑      需要使用高级模式，对三个参数进行调整，这三个系数字面意思都是分频系数，有点懵。经过摸索，在下图中对三个系数做了编号，实际1对应分频系数，2对应倍频系数，3对应频率微调。通过自动计算，3的值推荐为16时，频率就如主贴中的有偏差；手动将3值改为8后，实测频率为50MHz。      分别对应例化模型文件中的IDIV_SEL、FBDIV_SEL、ODIV_SEL。      在文件“UG286.pdf——Gowin时钟资源(Clock)用户指南”中找到对应内容如下。      对系数解释如下。（基本等于没说，没有更详细的解释）        修改后的CLK_50M2与CLK_50M频率完全一致，计数器值可以同步。      长时间测试，CLK_50M2频率稳定      用示波器测量CLK_50M2频率，稳定为49.9996MHz。虽然还是有抖动，但至少频率是没问题了。      同样方法，将逻辑分析仪采集时钟CLK_100M的倍频系数（系数2 FBDIV_SEL）改为2，频率微调系数（系数3 ODIV_SEL）手动改为4，即可实际精确的100MHz输出频率。      将CLK_100M输出到Pin79脚，用示波器观察测量信号，频率非常精确99.9993MHz。      至此，可以使用rPLL输出准确频率的时钟。如果大家在使用rPLL时遇到类似问题，不妨试试高级模式。  

芯积分没多少，先攒着吧。

通过群里分享贴已下载，资料很好 

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