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1. FPGA inout口时序仿真没有输出 5/4013 FPGA/CPLD 2012-09-24
  
  请问假如b为inout时序仿真，当为in口时，b应该是什么啊？'Z'吗
2. FPGA inout口时序仿真没有输出 5/4013 FPGA/CPLD 2012-09-24
  
  初始化？在输出前让inout置为‘Z'这样可以不？
3. Xilinx仿真可以实现，但是存储芯片烧不进去 4/3000 FPGA/CPLD 2012-09-03
  
  .bit文件是仿真的，可以正常运行，但是.mcs文件烧不进存储芯片，请问，这问题大概出在哪里啊
4. FPGA多个component，out端连接同样的I/o口出错，这样不能实现吗？ 12/5459 FPGA/CPLD 2012-07-05
  
  哈，谢谢呀，我已经解决了。又有一个问题，Xilinx的Ip不能implement Design吗？麻烦了啊
5. FPGA多个component，out端连接同样的I/o口出错，这样不能实现吗？ 12/5459 FPGA/CPLD 2012-06-28
  
  再问一下，这个总线是可以共用的啊，比如先写命令，再写数据，只是时序不一样的。
6. FPGA多个component，out端连接同样的I/o口出错，这样不能实现吗？ 12/5459 FPGA/CPLD 2012-06-27
  
  好的，可是时序不一样，也不行吗？不能像总线那样子吗

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