loganhe

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psi1023 2014-5-4
师兄您好，我又来请教问题了！   
我用VHDL设计cpu，然后现在调用LMP_RAM模块，里面放初始数据，单独仿真时输出写入都正常，但连入整体图时，再检测输出却总是为零，也就是没输出
   如果可能您留个邮箱，我把我把现在做的发给你，您帮忙看一下
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