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    1. verliog高手进 7/3724 FPGA/CPLD 2011-12-03
      楼主的写法是有问题的，不能被综合，只能仿真，下面的用case写的应该可以。你的这种写法在systemverilog里面有个叫paked和unpaked的概念你可以去看看，就是位宽放变量前还是后。在内存的存法不同，其他应该一样。
    2. verliog高手进 7/3724 FPGA/CPLD 2011-12-03
      你这个是用来综合的代码吗？如果就仿真在语法上没问题，综合应该不行。这个写法和C的数组是一个样子的。不过好像你等号的左右位宽不一致。

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