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1. 清华微电子所verilog课件 13/4840 FPGA/CPLD 2012-01-04
  
  还要币，没必要吧！
2. 新手入门，请大虾指点！ 4/2720 FPGA/CPLD 2012-01-04
  
  always@(posedge clk or nogedge clk) 应该就能实现了。
3. 新手求助，急求！ 7/3035 FPGA/CPLD 2011-11-24
  
  谢谢了，搞定了！
4. 新手困惑，求助 5/2119 FPGA/CPLD 2011-11-21
  
  谢谢了，我自己再看看吧。我实际就是不知道写出的不能综合的代码怎么用，也就是到哪里去仿真。
5. 新手困惑，求助 5/2119 FPGA/CPLD 2011-11-19
  
  哪里去看
6. 新手困惑，求助 5/2119 FPGA/CPLD 2011-11-19
  
  呵呵，testbench中大多都不能综合。但是检验能综合的程序很好用。我就是不明白那些去看我的检验结果啊。
7. quartusII详细使用指南 133/61221 FPGA/CPLD 2011-11-18
  
  感谢啊，找了好久呢！呵呵！
8. 新手求助，急求！ 7/3035 FPGA/CPLD 2011-11-17
  
  always {Co,OUT}=A+B+cin; endmodule 我单独做为一个模块了，能综合仿真啊。
9. 新手求助，急求！ 7/3035 FPGA/CPLD 2011-11-17
  
  语法检查能通过啊，就是综合通不过啊？报错 Error (10663): Verilog HDL Port Connection error at adder.v(18): output or inout port "OUT" must be connected to a structural net expression Error: Can't elaborate top-level user hierarchy
10. verilog设计实例，均有原代码！！ 50/13654 FPGA/CPLD 2011-11-17
  
  感谢分享
11. Altera FPGA/CPLD设计（高级篇）》 364/92722 FPGA/CPLD 2011-11-16
  
  感谢分享！

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