发表了主题帖： “转移阻抗”？求你们不要再玩新梗了！

高速先生成员--黄刚   在SI这个行业待久了，Chris发现其实也蛮卷的，就好像前几周写的电容滤板半径这篇文章，最近一些和Chris很熟的网友也评论说：现在好好做设计，好好做仿真都不行啦？一定要发明一些听起来很高大上的专有名词才能衬托自己的厉害？所谓滤板半径，其实就是研究如何摆放电容的位置，优化它给负载芯片的去耦效果的问题嘛，大电容摆远点，小电容摆近点，无非是考量电容到负载的等效电感的影响程度，就非要说得文绉绉的？ 对此，Chris举双脚赞同，但是大家不能怪高速先生哈，这些名词也不是我们发明的是吧。所以Chris继续翻这篇文章的评论时，竟又听到另外一种声音：还有没有这样文绉绉的名词，给我来一打！我就喜欢听高速先生用简单的语言翻译，翻译后的内容就能轻松get到了！显然，Chris更喜欢这种态度，然后呢，借着组内的同事们刚好也问到一个不常听的概念，就“勉为其难”再给大家做一个科普咯。它就是今天的猪脚---转移阻抗。     相信大家会第一时间通过某搜索引擎去查这个名词。一般来说，建议大家不要查，因为查到的东西大家看完后其实也基本跟没看过一样。转移阻抗是电路分析与设计中的一个重要概念，用于描述电路中信号传递的特性。它代表了输入和输出之间的关系，并对电流、电压和功率等参数进行计算。转移阻抗的原理基于欧姆定律和基尔霍夫定律。根据欧姆定律，电流与电压之间存在线性关系，而基尔霍夫定律则描述了电路中电流和电压的分布和总和等特性。通过计算输入信号与输出信号之间的比值，可以得到转移阻抗。对于线性系统，转移阻抗是一个常数；而对于非线性系统，转移阻抗可能是一个函数，表示输入信号与输出信号之间的关系。。。。。。嗯，查完也看完了，大家感觉怎么样？       算了算了，Chris要不举个例子吧，我相信效果应该会比你们强行理解要来的好。我们假设在下面这个具体PCB电源设计的场景中，左边的电源VRM芯片给两颗DDR4颗粒供电，电压大家也知道，1.2V。     PDN阻抗前面问了大家，大家是知道的哈。那我们分别仿真得到颗粒1和颗粒2两个负载的PDN阻抗结果，如下所示。当然，我们按每个颗粒的最大电流是0.5A，然后允许1.2V电压波动的纹波幅度为5%，这样我们能计算得到满足要求的PDN目标阻抗值，也就是下面黑色的spec线。     可以看到，两个颗粒经过合理的设计，在板级的频段（几十MHz吧）能满足这个目标阻抗的要求。上面也是我们正常去做PDN仿真输出的结果，给出的是每个负载端的Z阻抗曲线，也称之为自阻抗。Z22是第一个颗粒的自阻抗，Z33是第二个颗粒的自阻抗。 那针对这个例子而言，什么叫转移阻抗呢？假设我们在上面的仿真中，增加一个仿真项，我们仿真第一个颗粒与第二个颗粒之间的阻抗，也就是Z32，仿真结果如下：     这个Z32就是我们今天要介绍的新概念，转移阻抗。那大家就好奇了，Z22和Z33的意义都知道，是表征在颗粒1和颗粒2需要拉载一定电流值的时候，由于存在自阻抗就会在颗粒处产生纹波。那Z32的意义是什么呢？ 顺着大家对自阻抗理论的观点，Chris决定延伸一下。在上面的电源链路仿真中，我们分别去做下面两个case：case1是在dram2拉载电流，同时也去看dram2的纹波；case2是我们在dram1中拉载电流，然后同样还是看dram2的纹波。     那经过仿真之后就会分别得到case1和case2在dram2处的纹波结果。 其中case1的结果就是我们仿真颗粒2自阻抗时的表现，如下图所示，的确是能满足±5%纹波的要求。     当然还仿真了case2，就是颗粒1 拉载电流在颗粒2位置的纹波大小，如下所示，     感觉也不小哦，那到底这个case2的纹波表示啥意思呢？如果现在不懂的，别急哈，我们接着往下看。 那当然还有一种case，那就是两个颗粒都同时工作，同时拉载电流的情况，这个case更符合产品工作的场景，我们把它叫case3吧。     仿真后也能得到case3情况下同样在dram2位置的纹波结果，如下图。 感觉如果两个颗粒都同时拉载电流的时候，颗粒2的纹波好像±5%都hold不住了啊！仿真PDN的自阻抗是可以过的啊，为啥最后纹波却过不了啊？     带着上面的问题我们继续看，从结果看到三个case在dram2颗粒的纹波结果都有点不同，细心的朋友会不会提出这样的问题呢：那三种case的结果有没有什么关系？时间关系，Chris决定不卖关子了，那我们把case1和case2的纹波结果加起来，当然加的同时要减去直流的1.2V，大概写一个简单的公式，我们就能得到两个case加起来后的纹波结果。     咦，怎么上面加起来的纹波和case3有点像啊！大家也不用去找case3去对了，Chris把它们俩直接放在一起看，也不能说很像吧，只能说一模一样！！！     嗯，没错，case1加上case2的纹波等于case3的纹波。强调一次，是完全相同！最后Chris简单总结一下，就是对于dram2而言，它不仅要关心在它自己位置拉载的电流造成的纹波影响，还要考虑dram1拉载电流时产生的对dram2纹波的影响哈！相信Chris都这样暗示了，大家应该能明白啥是转移阻抗了吧！   问题：看完了这篇文章，大家能用自己的话讲讲什么是转移阻抗吗，它在电源设计和仿真中的意义是什么？

发表了主题帖： 不按INTEL的“3W-2S”规则设计，出问题的概率有多大？

高速先生成员--黄刚   在行业内，要是问PCB工程师的大多数设计规则是参考哪些公司的设计指导的话，高速先生相信intel的设计指导书一定会榜上有名！事实上，从高速先生看到的业界主流芯片或平台的设计指导书中，intel的design guide，也简称PDG一定是各位PCB工程师们的“童年噩梦”，那长达上千页的内容，而且都还是全英文的，大家掌握起来的难度不可谓不大。       不过有一说一，虽然很难读，但是它的设计指导参考意义还是非常大的，里面记载着很多PCB工程师使用的设计技巧和方法，使得工程师们在不用具备仿真能力的情况下也能把设计做得很好。当然，正因为这样，行业内就慢慢有了一定要遵守intel设计规则的传说了！     在其中上千页内容当中，这一条设计规则相信大家也倒背如流了，那就是俗称的差分线对内等长下的“3W-2S规则”。       是什么意思呢？它说的是在高速差分线对内去做等长设计时，短的那根线进行绕线补偿时补偿的高度和宽度的约束，3W只是两个绕包的距离为3倍的线宽W，2S是指绕包最远的位置与另外一根线距离不大于2倍的差分线对内间距S。这样说大家应该就很清楚了吧？   当然本来Chris这周打算歇息下，不更新文章了，毕竟也想着让大家好好消化之前的文章，重质量不重数量嘛（额，其实主要是项目比较忙）。但是上海分部的设计达人强哥一条微信怼过来给Chris，内容大概就这个样子的。       这个是上海的一个我们比较重要的客户的疑问，Chris在略微思考下，虽然心理已经有了大概的答案，但是的确也是没有具体仿真的证明，于是Chris灵机一动，就回复到。。。   嗯，对！就是这个缘由，所以大家今天就能看到这篇文章了。说干就干，于是强哥根据它之前设计的习惯，大概做了几组case来让Chris仿真对比，如下所示：     当然不补偿的设计是作为让大家直观感受下差距，另外在intel的规则“3W-2S”的旁边还做了两种不同的对比case，分别是“2W-2S”和“4W-2S”，Chris想仿真验证下不按intel要求的“3W-2S”设计的话，其他两种case的性能差距有多大！   唰的一声，仿真的结果就出来了。那按照惯例还是先看无源再看有源哈，从无源的插损指标来看，我们能发现两个点： 1，不补偿的设计真差的很多（这还用说嘛！）；   2，“2W-2S”、“3W-2S”和“4W-2S”的插损表现，额，不知道你们能不能分出来明显差距，反正Chris感觉分不出来哈！如果硬要放大看的话，的确是能看到“3W-2S”在15GHz以前（对应差不多25Gbps速率的信号吧）的波动相对小一点。       当然Chris会让大家看到为什么不同“W”之间对插损的波动程度略有区别，我们来看看几个case的TDR阻抗的对比图，从阻抗对比可以看到，不同的“W”会导致阻抗不等长（绕线区域的阻抗会增加）的长度不同，所以能看到波动的程度不一样。       看到这个TDR阻抗图，很多人就会问了，那不是“2W-2S”的阻抗波动长度越短吗，那为什么不应该是它的效果最好，为什么intel要推“3W-2S”呢？   这个问题问得好！这其实跟我们为什么不选不补偿的这个case是同一个道理，我们从几个case的模态转换结果来看，从模态结果来看你们就会发现一个问题：当然不补偿的模态肯定很差了，但是从“2W”到“4W”的对比中，你们会惊讶的发现，最好的反而是“4W”。这就说明了两个绕包的距离比较近的时候，这跟走线本身也会耦合，导致时序的微微变化，距离越远，耦合度越差，这样时序反而相对较好。 从TDR阻抗和模态两个相矛盾的无源维度来分析，可能intel推荐的“3W-2S”就在两者中找到一个平衡吧！     OK，最后我们再来对比下大家更为熟悉的眼图的结果。我们分别在这4个case的走线中去跑25Gbps速率的码型，从眼图的结果也能看到这一点。不补偿眼图明显差很多这个不用怀疑，三种不同“W”之间的差异其实都不大，哪怕是“3W-2S”的结果是最好的，但是和其他两种“W”的差异也很小很小。     最后总结下哈，当然intel推荐的“3W-2S”原则首先的确在一定速率的高速信号设计中效果还是很好的，但是Chris想说的话，也没必要把它神化到一个非常非常非常高的高度哈，在不同的设计场景中，例如板子的密度不同，没法严格的遵守“3W-2S”的情况下，稍微变点“W”的大小或者是“S”的大小也不是一定会很影响信号质量，很多情况下，他们的差异都比intel粉丝们的想象中要小！最后，希望让Chris写这篇文章的客户包括其他也有同样疑问的朋友们都能顺利刷到这篇文章吧！   问题：大家设计中一般都遵守怎么样的设计规则去做差分对内等长呢，具体谈谈你们的设计方法？

发表了主题帖： 巧了不是，原来你也不知道啥是去耦电容的“滤波半径”啊！

高速先生成员--黄刚   现在稍有经验的layout工程师都知道在BGA里面不同封装的去耦电容从小到大应该按下图这样放置：放置的顺序是从小电容到大电容采取从近到远的方式。     稍微具有SI，PI知识的工程师会说这样有利于改善电源PDN系统的性能，理论上是电容都应该离芯片引脚越近放置越好，尤其是小电容，比大电容更应该靠近芯片端。为什么呢？专业用语叫小电容的去耦半径更小。所谓去耦半径，无非是研究噪声源和电容补偿电流之间的相位关系。当芯片电流发生变化时，会在电源平面的一个局部区域内产生电压波动，由于信号在介质中传播需要一定的时间，因此从局部电压波动到电容感知到这一波动之间有一个时间延迟。同样，电容的补偿电流到达波动区域也需要一个延迟，因此必然造成噪声源和电容补偿电流之间的相位上的不一致。在严谨的场合中，Chris就是会这样来描述这个名词！     说完上面这一段，相信有不少粉丝感觉Chris什么都没说似的。行吧，下面就以Chris的理解给大家解释（fan yi）一下。从应用来说，就是每个电容在与它的自谐振频率f（波长为λ）相同频率下的噪声补偿效果最好，相位差越小越好，λ/4时电容失效，出现反谐振。在实际应用中，我们一般取小于λ/50比较稳妥。     例如下面这个0402封装的10nf的一款电容，它的Z真实阻抗如下所示：     从它自身的Z阻抗曲线来看，谐振频率在65MHz，也就是我们通俗说的这个电容的去耦频段在65MHz以内。       然而实际情况是电容到达Pin或多或少都会有一定的距离，这里假设距离为50ps（大概300mil左右），如下：       这样的话，这两者的z阻抗曲线对比就有差别了，经过传输线之后的z阻抗谐振点提前，在原谐振点的位置阻抗增加到了0.813欧姆。谐振点频率也会相应的往前提了，就相当于这个电容的去耦频段就不能达到那么高频段了。Chris稍微计算一下去耦半径：谐振频率为65MHz，波长为92.7inch（假设在fr4中传输），那么λ/50=1.85inch（约300ps），然而从结果上看到50ps的时候变化都已经比较明显了。      当然上面说的还是理论，只是对比于文字来说有点数字显得没那么理论。那应用到具体的PCB设计项目中会是怎么样的呢？行！Chris大概做了一个简单的仿真case，如下所示：1个用于仿真的4层板，一个小的BGA和一个0402-100nF的小电容都放在top层。   其中中间L3层是电源层，通过仿真看看电容放在距离BGA不同距离情况下PDN阻抗曲线的变化。     首先看到我们用的这个0402-100nF电容本身的PDN阻抗曲线如下所示：可以看到这个电容本身的谐振频段在25MHz。这是一个初始的基准，也就是不放在PCB上的情况下，这个电容自己的特性展示。     那么我们把电容放在距离BGA最近的位置上，距离BGA大概3mm的样子。     在这个case下，BGA芯片的PDN阻抗曲线（蓝）和单纯电容的PDN阻抗曲线（绿）相比，就有了明显的恶化，去耦的频段大概变差了7MHz，这个是非常大的恶化了。       当然，单纯理想的电容和放到PCB板上两者肯定会变差不少。为了让大家更好的感觉下摆放距离和PDN阻抗曲线的恶化程度，我们分别在距离BGA从上面的3mm，再拉大5mm和10mm的距离，如下所示：       从仿真结果来看，放远5mm（橘）和原来放在3mm的距离（蓝）的PDN阻抗曲线对比，去耦频段减少了2MHz。再放远5mm（红）和放远5mm（橘）又减少了1.4MHz的样子。电容本身可以去到25MHz多的去耦频段，随着距离越来越远，有效频段直接快打了个骨折！     当然这个只是一个很简单的仿真case，BGA很小，叠层也只有4层，电容也才1个。Chris只是大概通过这个仿真case让大家形象的看到具体项目中电容随着位置放远之后的恶化。不同项目的分析方法其实也是一样，只不过电容和层数更多，BGA或者PCB板更大，万变不离其宗。一名优秀的工程师不仅要知道理论，更要知道理论怎么用于实际，从而来解决实际的问题哈！     问题：在具体PCB设计中，要注意哪些设计细节可以更好的保证板级的电源噪声呢？  

发表了主题帖： 在树脂塞孔的设计上，工程师总觉得这样操作是节约成本，其实是浪费

本帖最后由 yvonneGan 于 2024-8-13 10:28 编辑 高速先生成员--王辉东   节约创造价值，节省就是赢利。 只有花掉的钱才是真正属于你的财富。 孙工在设计PCB时，时时将节约成本记在心间。 这不他刚投了一款板，备注要用树脂塞孔+阻焊塞孔。       POFV的名词解释： POFV（Plating Over Filled Via）是对过电孔先树脂塞孔再镀铜覆盖树脂层的常规做法。 钻孔 》》电镀 》》塞孔前处理 》》塞孔 》》烘烤 》》研磨   目的： 为达到过孔塞孔100%塞满的需求，塞孔操作压力无可避免的将造成孔径两端之油墨额外突出，因此塞孔油墨在硬化后尚需将两端突出之油墨予以研磨平整，方可以进行下一道工序，避免在后续的金属化或成线制程中，发生电镀不良与线路缺点等不良后果。       POFV的切片图，孔内塞树脂，孔上电镀铜，既满足了内部导通，也满足了焊接需求。       客户孙工要求下面的指示的区域做树脂塞孔+电镀填平，其它过孔做阻焊塞孔。     小蝶是工厂的EQ工程师，是个大美女。 看了客户的要求，她瞪着大眼睛，想了半天，硬是想不明白客户这样做的目的是什么，赶紧发出了工程确认。 制板说明中有指示部分过孔（部分8、12mil）需树脂塞孔，一般塞孔方式只有一种，树脂塞孔或阻焊塞孔，不建议两种塞孔方式同时存在。 请选择其中一项建议(1 or 2)： 1）此处树脂塞孔改为阻焊塞孔，12mil过孔缩小到8mil以方便阻焊塞孔制作，请确认此些地方是否需焊接，若是请是否是否会影响客户焊接； 2）整板过孔（8mil、10mil、12mil）改为树脂塞孔+POFV制作  以上建议请选择一个。 客户坚持自己的加工方式，回复如下：         EQ工程师又来了一个二次确认。 两种塞孔方式难以加工，已有树脂塞孔要求，建议整板过孔按树脂塞孔制作以方便加工 建议整板过孔（8mil、10mil、12mil）改为树脂塞孔+POFV制作。 客户坚持自己的要求，工程确认一时陷入僵局，后面工序无法展开。           POFV的流程是什么：       如果按照现在杨工的要求生产，要树脂塞孔+电镀填平之后，再做一次绿油塞孔，流程更长，耗时更多，成本增加。 在下图红色箭头标示处加上阻焊塞孔流程。       孙工说这是以前做过样板，有部分树脂塞孔有部分做了POFV工厂也没有提出来工程确认。         针对此板的部分树脂塞孔及部分绿油塞孔增加加工周期和成本的问题，小蝶和客户的工程师孙工进行了深入的沟通。小蝶说POFV加工不是按过孔多少来计算的，是按照加工流程的时间来计算的，比如说你打一个网约车，拉一个人和拉四个人的价格没有差异。 孙工听完后恍然大悟。 他说如果全板树脂塞孔品质比绿油塞孔好，并且价格没有增加是可以接受的。 沟通无极限，解决客户疑问后的小蝶，心情是美丽的，那天她漫步在宁波的街头，仔细的领略了海港名城的美丽。宁波有一种古典气质的美。典型的江南小镇，清秀婉约，古色古香的建筑比比皆是。行走其中，能感受到一种独特的韵味。这不高速先生马上要到宁波开技术研讨会了，大家可以一起坐下来，聊聊PCB的故事。   本期提问 关于PCB过孔的处理方式，大家有没有一些特别的经历和故事，一起来聊聊。

发表了日志： DDR4的单、双DIE兼容，不做仿真行不行？

发表了主题帖： DDR4的单、双DIE兼容，不做仿真行不行？

高速先生成员--姜杰   地址信号一驱五的DDR4拓扑很常见，可是，一驱五拓扑还要求单DIE、双DIE颗粒兼容的你有见过吗？   案例开讲之前，先简单介绍下DIE，英语学的好的同学都知道这个词的意思不太吉利，不过，芯片设计领域的DIE（裸晶）是另外一个意思，它通常指的是芯片内部一个单独的晶圆区域，包含了芯片的一个或一组完整功能单元，大致可以理解为去掉了封装和引脚的芯片。芯片根据功能和规模由一个或多个DIE构成。     了解了芯片DIE的概念，相信各位已经能意识到我们这个案例兼容双DIE颗粒的难度了，没错，相比于单DIE方案，双DIE方案相当于接收端数量直接翻番，信号路径更加复杂，负载也更重，信号质量的恶化基本可以预见。     让高速先生略感欣慰的是，客户也认可双DIE颗粒的实现难度，因此，可以在保证单DIE颗粒3200Mbps速率的基础上，再考虑兼容双DIE颗粒。 遇到如此善解人意的客户，高速先生丝毫没有放松，首先对一驱五拓扑的单DIE颗粒方案进行优化。熟悉高速先生文章的同学一定还记得，对于一驱多Clamshell拓扑而言，反射会在靠近主控芯片处的近端颗粒处积累，因此，我们会重点关注信号质量较差的近端颗粒。原始眼图确实不尽如人意，无论是信号质量还是时序，都满足不了协议要求。               通过对PCB设计进行一系列的优化，近端信号质量大有改善。     不得不说，眼见信号质量由坏变好，高速先生还是蛮有成就感的。只不过，愉悦的心情没有持续太久，因为很快就看到了当前设计上的双DIE颗粒仿真结果。和预期的一样，双DIE颗粒的信号质量惨不忍睹，连信号质量最好的远端颗粒都达不到有效眼高。              不过，通过观察对比，还是能发现双DIE颗粒容性较大的特点，下面是单DIE方案的远端颗粒眼图，相比上图，信号的上升沿明显陡峭很多。     为了能更清楚的说明这个问题，高速先生分别在近端和远端对比了单、双DIE颗粒在相同激励下的信号上升时间。       通过比较，我们可以得到两个信息：一是对于不同类型的颗粒，双DIE颗粒容性更强，对信号上升沿衰减更大；二是对于相同类型的颗粒，由于容性负载效应，远端颗粒的上升沿衰减比近端颗粒大。 接下来的事情就是针对双DIE颗粒的拓扑进行设计优化了。在仿真过程中，高速先生发现，适用于单DIE颗粒的端接电阻Rtt阻值，却未必能用在双DIE颗粒的方案上。比如，对于单DIE颗粒，Rtt 33.2ohm时信号质量优于Rtt 24.9ohm的情况；而对于双DIE颗粒，Rtt 24.9ohm时信号质量却比Rtt 33.2ohm时要好。       关于端接电阻对DDR地址信号的影响，高速先生之前专门写过一篇文章，感兴趣的同学可以看看《端接电阻没选对，DDR颗粒白费？》   和以往的剧情不同，对于该案例的双DIE颗粒，虽然尝试了各种优化方法，最终也未能找到一个两全其美的兼容方案，客户无奈接受了双DIE颗粒需要降频的现实。   本案例一方面说明了没有万能的拓扑，同样的设计，不同DDR颗粒的结果可能不同；另一方面，从积极的角度来看，不同的主控芯片、不同的颗粒数量，对结果也都会有影响，所以，本案例无法实现并不代表其它案例的单、双DIE兼容无法达成。 回到本文题目的问题，相信大家已经有了答案。仿真不是万能的，比如这个案例中的双DIE方案；仿真也不是没有用，比如本案例中的单DIE方案，经过仿真优化才最终达到目标速率。总而言之一句话，道阻且长，仿真护航。

发表了主题帖： 我的eMMC启动不正常，问题到底在哪里？

今天我们要分享的这个案例是关于eMMC启动不正常的问题，感谢热心网友“晒不”提供的案例素材，也谢谢他的分享。 上篇文章我们提到希望大家一起来分享硬件调试中发现的一些低级错误，果然就有我们的铁杆粉丝之一“晒不”发来了他初步整理的案例素材，大家一起来学习一下吧，也谢谢他的分享！  这个项目的主芯片是瑞芯微的RV1126（位号U10），分别拖了一个金士顿的eMMC芯片（位号U40）和镁光的NAND Flash芯片（位号U41）,在Layout的时候做了兼容设计，也就是通过选焊电阻的方式，让主芯片来选通其中一个芯片，使用的时候二选一，eMMC和NAND Flash芯片不会一起工作，大致的拓扑图如下所示。       从Layout设计文件可以看到，几个芯片都是放在Top面，eMMC和NAND Flash基本是放在同一个中心位置，所以贴片的时候只能选择贴其中的一个，两个芯片是没法同时贴上的，所以需要做兼容设计。两个分支电阻在垂直空间上重叠放置在Top面和Bottom面，这样如果只焊接其中一个电阻的时候，确实是可以做选通操作，看起来Layout设计没什么问题，对应的走线如下图所示。       设计上没发现什么问题，然后就制板贴片开始调试。硬件在调试板子时发现，有时候上电，系统会有卡死的情况，同样的固件在开发板上是OK的，软件做了几轮修改都会有类似软件报错的情况，显示出跑到eMMC操作时就卡住了，最后只能怀疑是硬件或者PCB Layout的问题。       但硬件有排除不是自己问题的理由：“最小系统模块(包含eMMC)的原理是直接复制开发板的，所有的器件贴装也和开发板一样，同样的代码在之前开发板上没有问题，而现在新设计的板子有问题，那肯定是PCB Layout出了问题”。 不可否认，硬件的话确实有一定的道理，硬件原理之前是验证过的，这样压力一下子就给到了PCB设计工程师。无奈，PCB工程师只能想办法自证清白，在没有专职SI工程师的情况下，PCB设计工程师只能通过再次查板，进行粗略的估算和评估一些影响，检查的方向如下： 1、阻抗不匹配方向：所有信号走线没有跨分割平面，走线线宽和阻抗计算也没有错误，同时也不存在较长的走线Stub，所以这一条不会影响。 2、时序方向：因为需要跑200MHz的信号，等长也是比较关键的，但因为没有做仿真，只能按照芯片的手册要求来做好等长约束，检查了等长表，每根信号走线长度也是都可以满足芯片要求，所以时序这块的影响也是可以初步排除。 3、电源方向：按照经验简单算了电源平面载流能力是可以满足需求的，相应的电源Pin脚也有足够的滤波电容，硬件测试电压和电源噪声都是可以满足要求，所以电源的影响也可以排除。 同时也和开发版本的设计进行了对比，硬件人员觉得是因为时钟信号走线和开发板不一致导致的。如下图是开发板的走线情况。       开发板上eMMC和NAND Flash也是同面同中心放置，原理是一样的，也是通过两个电阻做了选通，只是走线上的分支更短，而新改板后的分支相对来说长了很多。所以硬件人员有理由觉得是PCB改版带来的问题，所有的原理和贴片器件都是一样，PCB设计改了就出问题了，这个大概率是PCB设计不一样而带来的问题。 而PCB设计工程师也有自己的主张：“CLK信号是由RV1126源端发出的，开发板的串联阻抗匹配电阻放在了终端，靠近eMMC和NAND Flash是不对的，应该把串联匹配电阻靠近源端，所以本次改版设计的电阻就往源端放了，这样确实会导致分支变长，但由于是选焊的，如果一次只焊接其中一路的情况下，另一路是没有导通的，这样相当于没有分支的影响，原理上来说信号质量会更好。如果连串联匹配电阻放在源端也被怀疑有问题的话，那就是怀疑信号完整性的理论有问题了。”PCB设计工程师的话也是说得在理，无可挑剔，由于没有SI人员支持，于是双方各执一词，谁也说服不了谁。       经过几天的“沟通”，压力还是在PCB工程师这。就在PCB工程师拿着PCBA研究的时候，无意中发现虽然U41没有焊接，但是R41却焊接了器件。这个发现仿佛一道佛光，拯救了“背锅侠”。在PCB工程师的反馈下，硬件拆除了R41，系统终于可以正常启动了。 这个时候硬件人员就有疑问了，为什么开发板上的R41没有拆除可以正常工作，改版后的R41焊上就有问题了呢？大家可以帮忙回答一下哈！ 同时也欢迎大家继续提供类似这种调试过程中的低级错误案例素材，谢谢！

发表了主题帖： 惊呆！这个世界500强客户的项目居然要同时保证阻抗和损耗误差

高速先生成员--黄刚 引言不多说，直接进入正题！大家如果对PCB板厂的加工能力有了解的话，都很清楚，目前主流的板厂会将传输线阻抗控制公差在±10%这个范围，然后有几家一线板厂有能力做到±8%，感觉目前国内的板厂应该还没有正式承诺能做到±5%的吧。至于原因嘛，高速先生之前的文章：掌握了这个分析方法，实现传输线阻抗5%的加工公差不是梦！其实已经有提过，上面提到的PCB传输线结构的各种误差都会积累起来，从而导致整体的阻抗误差增大。目前看起来5%的阻抗控制的确还属于可遇而不可求的情况！ 然而国外的一个大客户最近向我们提出了一个比阻抗±5%还能苛刻的要求，他们希望在他们的测试夹具中做到高速线的阻抗±5%，还有一个可能95%的夹具项目都没有的要求，就是高速线的损耗也要保证±5%的误差！ 是的，国外的客户一向都是要求比较严格，它提出的要求，可能Chris之前真的没有听过！阻抗要求满足5%的要求，损耗要求在12.8GHz达到1.3dB±0.05dB。一个字，难！一个英文单词，impossible！     客户要保证的阻抗和损耗是下面这条夹具的链路，单端42.5欧姆的链路。     毕竟这个客户也合作很多很多年，既然他们有这个需求，又一定程度上做好了不行的心理准备，那就作为一个预研的项目了，说干就干！ 首先从叠层开始就抓得很严格，内层走线，线宽尽量宽点，用上多次验证后有把握的板材和性能好的PP，大概定下来这样的叠层。走线在L3层，隔层参考TOP和L5层，使线宽增大，控制线宽导致的阻抗和损耗误差。     叠层定下来之后，输入叠层和线宽板材参数信息，先仿真得到理想加工情况下的阻抗和损耗。在确定线长为某一数值的情况下，在仿真中让链路满足了损耗和阻抗的指标。     但是上面也仅限于在仿真中满足，其实意义不大，只能认为是在中值情况下能满足。我们需要分别进行DOE仿真，从理论上探讨加工误差影响阻抗和损耗的因素。 首先无论是阻抗还是损耗，我们在PCB结构和板材的参数定义以下6个参数。     从阻抗的DOE分析中，我们可以看到不同参数的影响比例如下：和Chris的认知也比较吻合，除了DF和粗糙度基本没影响外，其他4个因素都有一定的影响，而且基本还是互相交互的影响。     而对损耗的DOE仿真，我们能看到更多新的知识点。除了我们认知中的板材DF和铜箔粗糙度，包括线宽W会影响损耗外，让人没想到的是，阻抗的变化居然也对损耗有非常大的影响，所以你们能看到板材的介电常数DK居然排在影响榜的第一位，上下厚度也是名列前茅。     Chris综合了两个指标的影响偏差因素后，就开始配合我们的板厂去做一些加工的侧重点，尽量去减小加工的误差，当然这个项目加工的可控度也远比嘴上说的要难，最后经过了一段不短时间的努力，终于达到了目标。加工回来后，我们抽测了2块板子，阻抗和损耗都完美的达到了客户的要求，而且一致性非常好，说明这批次的加工应该都能满足要求。     当然最后再说一句，通过一些非常规的加工控制方法是有机会同时实现阻抗和损耗的指标，但是非常非常难，需要付出的成本和精力也比较高，因此大家也没必要一定要往这个极端的指标去做，根据自己产品的裕量，量力而行就可以了。实在有像这个世界500强客户一样那么高的指标，找下高速先生吧，或者我们也能帮大家实现哦！

发表了主题帖： 深入分析：常说的3H原则在PCB设计中的应用

高速先生成员--黄刚   每一位刚进入PCB行业的同学，基本上头几个接触到的设计经验就肯定少不了“3H”原则。当然大家也都知道，这个原则是为了传输线之间的串扰改善而建立的规定，那就是要求传输线中心到中心的距离满足至少3H的值（也就是空气间距gap大于2H），其中H是传输线到参考平面的距离，其实也就相当于是上下层PP或者CORE的厚度了，就好像下面的样子。           当然PCB设计工程师本身只会对物理规则负责，不对电气规则负责。也就是说，SI工程师定下来“3H”原则后，PCB工程师通过叠层文件知道了H的数值后，然后在组内的高速差分线应用上去就好了。空间紧张的满足“3H”，空间不紧张的拉开到“5H”，甚至是惊人的“7H”！总之，PCB工程师只管在PCB版图上实现就完事了。           这不有一天，公司内一群好学的PCB工程师同事找到了Chris，想知道到底“3H”原则是不是就一定能让高速信号之间的串扰变得很小了，有没有必要做成“5H”甚至“7H”，总之就是，他们想让Chris把物理规则量化成电气规则。面对同事的“软磨硬泡”，行呗，那就以他们手头上的这个25Gbps的高速项目为例给他们说道说道。   Chris先打开他们设计文件的叠层，高速线走了很多个内层，结构线宽都相同。以L5层高速线为例，上面的core厚度是4mil，下面的PP也差不多4mil。然后按照100欧姆阻抗控制的话，线宽为4.5mil，线间距为7.5mil，如下所示：         那我们把L5层的走线提取到3D模型中去，通过仿真来验证所谓的“3H”原则。模型就是下面这样了。         那首先我们看看只有一对走线的情况下，去仿真它的电磁场特性，结果如下：         可以看到，电磁场的范围基本上就在差分线中心往左边或者右边3H的距离，H是4mil。再远的地方其实就没太多电磁场分布了。从参考地平面的角度去看也是类似的结论，如下所示，也还是基本集中在3H的范围。         当然如果把另外一对做到3H原则的差分线一起放进来看，也能有同样的结论，左边这对攻击线的电磁场其实还没波及到右边这对受害线上面去。既然电磁场没波及过去，也就说明其实串扰能量也不会很多的传递过去。         Chris从电磁场的角度给设计的同事去分析，他们的确是有一种get到新知识的新鲜感，而且这个场的仿真结果也比较形象，能直观的看到“3H”设计原则的效果，他们看到都纷纷表示。。。赞！   当然，场的仿真结果其实也还是个定性的结果了，可能给PCB设计的同事看比较直观，但是并没有起到一个量化的效果。如果要量化具体指标的话，还得回到传统的S参数仿真方法，也就是直接进行串扰的频域仿真。 Chris对模型赋上一定的扫描变量，看看这两对差分线从最小的“2H”到“3H”再到“5H”（其实Chris还顺带偷偷仿真了“7H”哈）的情况下串扰具体数量的差异！以下就是“2H”、“3H”和“5H”三种case的仿真模型。         唰一下，不同差分线间距的串扰仿真结果都完成了，我们把结果放到一起来直观的对比，如下所示：可以看到，2H的情况下串扰就比较大了，只有不到35db，3H的话已经能做到50db，4H和3H其实差异就不大了，如果要往60db去做的话，就要达到5H的距离，如果继续追求高指标的话，7H可能是你们喜欢的设计哈！         当然对于25Gbps信号来说，编码方式是NRZ编码，其实3H是够用的了。如果在同样基频下要跑到56Gbps-PAM4的话，可能需要往5H做，因为PAM4的串扰的要求还是比较高的。反正需要做到多少间距，一个是看你们的产品的速率来定，另外就是看设计工程师能不能做到了哈。   当Chris把这个量化的S参数结果做出来准备再给设计部的同事展示的时候，发现他们早就跑光了，全部回去继续做他们的设计去了，对于设计工程师来说，知道原理和定性的看到电磁场的结果，他们其实已经满足了……

发表了主题帖： 双向收发的信号应该在哪进行串联端接？分享几个实用设计方法！

本帖最后由 yvonneGan 于 2024-7-15 11:17 编辑 高速先生成员--黄刚   经过上次高速先生的描述，相信大家已经掌握了串联端接的秘诀了，简单来说，那就是第一步：先看看芯片的驱动内阻，第二步：再用加起来50欧姆匹配的方法来选择适合的串阻值，第三步：把这个串阻值放在链路适合的位置！如果之前没关注高速先生的话，那就再看看《为什么串阻阻值通常是22到33欧姆，看完后不信你不懂！》这篇文章吧！这三步打出去之后，信号的质量即使不是完美肯定也是非常能打了！对了，好像上一篇文章没有具体的说到第三步哦！那到底什么位置才是最适合的位置呢？     当然，这个问题其实不难，串联端接的全名叫源端串联端接，那正常肯定就是放在源端了。也就是在发送端一出来的位置就立马把这个合适的串阻加上，基本上就是最佳的方案了。当然具体PCB设计一般都是BGA作为发送芯片，这样的话，在BGA扇出后比较近的地方加串阻也是ok的，反正原则就是越靠近源端越好了。     掌握了这个技巧后，基本上80%以上的设计你都可以信手拈来了。但是总有一些信号类型会让你意外，例如那么一种场景，速率同样是几百兆以下的不算很高速的信号，但是不是单向传输，而是双向收发的信号。简单来说就是，你发了我收，我还会发给你收的那种哈！           下面高速先生以一个具体的项目给大家展示下哈！收发芯片的走线大概6000mil，也就是6inch的长度，然后是双向收发的情况，如下所示：         我们会首先选择一个合适的串阻值进行端接，当然不是每个模型都要自己去算芯片的内阻，有的模型会直接告诉你，例如这个项目用的这个模型！在这种特定的驱动下，它的内阻是37欧姆！那我们就能够算出我们需要端接的串阻是大概用15欧姆，就能够和50欧姆的传输线去匹配了！         正常情况下如果是单向的信号，我们就可以很轻松的把串阻加在源端，就像下面这样。         这个时候的确波形质量杠杠的！           但是对于双向信号来说，一个方向的信号质量有多潇洒，另外一个方向的信号就会有多拉胯！原因也很简单，你们链路反过来看，那就是另外一边的情景了。         这个时候就相当于把串联端接放到了末端，基本上放不放，也没什么区别了！           那面对这种双向收发的信号，该把串阻放在哪里好呢？感觉讨好了一边，就一定会冷落那一边！话都说到这个份上了，其实对于这种双向收发信号而言，常用的解决方案也已经呼之欲出了！那就是两边都争取讨好一下！           例如把总长度6inch中间分开，一边3inch，然后把串阻加到中间去，这样就两边都能兼顾了。         嗯，其实这个方法挺具有人生哲理的，从结果上看也是这样，原来是一边信号质量贼好，一边信号质量贼差。新方法这样一弄的话，就好的变差，差的又会变好！如果收发模型一样的情况下，那么无论从哪边看，接收端的信号质量都会介于上面好和差的之间。       把三种case摆在一起就是下面这样了。效果就是两边的信号都相对适中，不会有其中一个接收端的信号出现更大的过冲，维持了两个方向信号质量的平衡！         当然再思考下这个人生的哲理，你还能想到其他偏门的方法！大家想想，放一个电阻要考虑源端或者末端两个极端的位置，取个平衡就是放在中间。同样如果完全不怕信号质量的情况下，我们是压根就不放串阻的，那么相比于压根不放串阻的极端是什么呢？那一定就是…… 的确，如果接收端都是高阻状态的话，这个方案其实很棒，相当于两个方向都是串阻的完美端接了，对于接收端来说，本身就是高阻，再多个15欧姆的串阻也是一样的！       这个方案的信号质量基本就和任意一端加源端串阻的效果是一样的好！         当然不要问我这种这么好的方案为什么很少在具体设计中出现，我相信原因你们应该都懂！ 时间关系，本期的文章就先分析到这里了，关于串联端接技术其实在遇到不同的case会有不同的技术延伸点。下次遇到更有趣的场景，高速先生再给大家娓娓道来了哈！

发表了主题帖： 说说硬件调试中发现的那些低级错误

高速先生成员--周伟   最近遇到很多debug相关的咨询，曾经我们说过，我们做过的板子越多，遇到问题的概率也越多，很多别人没遇到过的问题，说不定我们早就触过雷，从而类似 的问题形成经验总结，就不会再有同样的问题发生。一些问题可能不一定和PCB设计相关，但由于找不到原因到底在哪里，最终需要进行一一排除，所以兜兜转转 又回到PCB设计上来，这也是我们经常要面对的工作之一。   调试是一项很辛苦的差事，说起调试，曾经听过一个故事。早期某大厂一些硬件人员在调试前会去仙湖植物园的弘法寺拜一拜，烧香祈求项目能一次性调试通过。 虽然是传言甚至戏谑但多少也反应出硬件调试中一些奇怪的问题，有时甚至不以人的意志为转移。   在我们看来，系统性能能否成功无非就是软件和硬件的配合，所以很多时候硬件和软件大家的工作都是相互配合，相安无事的，但一旦出了问题却找不出具体原因 的时候，大家可能就会相互指责，各说各有理，但大多数时候往往硬件最后是落於下风的，因为硬件涉及到的因素会更多，比如硬件原理、器件选型、物料、PCB 设计、制板、焊接等，这些最终都和硬件相关，哪一个环节出问题了，都会影响系统性能。而软件只需要简单说一句上次同样的原理已经验证通过了，什么都是一样 为什么这次改了个PCB版本就不行了呢？接着硬件也补充说对啊，原理、器件和软件都是一样，就改了个PCB设计，重新打了一板为什么调试出来就有问题，难道是 PCB的问题？最后这个“锅”就到了和PCB相关的身上了。今天不说“锅”的事，系统需要良好的工作，需要各方面一起协调努力，软件也需要配合硬件的变化进行 一定的调整，大家都要做好才能保证系统的稳定运行，所以每一方面都不能忽略，出了问题当然就需要从各个方面进行排查，实事求是从解决问题的角度出发，不要 有背“锅”侠的心态。   虽然我们不直接进行硬件调试，但我们遇到调试的问题也很多，因为我们是实现硬件原理中重要的一环，发挥着桥梁作用，所以很多问题最终会排查到PCB设计环节 中来，大家要有这种意识。   最近就遇到一个HDMI显示不正常的案例，大致经过是这样的。   客户在我司设计的一个板卡在调试时发现HDMI接口能正确识别，但接上显示器后却一直闪屏，最后直接就识别不到了。客户用示波器测试信号眼图也没有发现太多 问题，这个问题客户内部已经调了几个月还没有找到原因，最后希望我们从PCB的角度排查一下看能否找到是不是和信号完整性相关，部分PCB设计如下图所示：       从PCB设计来看，4对数据走线和换层基本都是一致的，从表层走到内层，再从内层换层到底层，经过底层的电容，电感和ESD器件再到HDMI接口，中间换层过孔做了 反焊盘连盘掏空处理，内层信号换层到底层，存在过孔stub比较长的风险，但对于6Gbps的信号来说，这个50mil的stub正好处于可钻可不钻的边沿，也就是说影响不 是致命的，能背钻当然更好。另外电容、电感和ESD器件，这些器件和连接器表贴焊盘等没有经过一定的优化，可能存在阻抗不连续的影响，这块我们的要求是8Gbps以上是必须要优化，8Gbps以下如果有空间可以优化，因为如果要优化的话，意味着第三层或者倒数第三层焊盘位置是不能走线的，有可能还要补参考层，尤其是空间很 紧张的情况下，实现起来会比较麻烦，很多设计人员本着多一事不如少一事的原则，很多就不优化了，PCB设计本来就是权衡的艺术，这也能理解。   除了器件焊盘的影响，这些器件的选型会对阻抗带来更大的影响，之前的文章就写过，由于ESD选型不当，导致阻抗偏低很多，没看过的可以再看看这篇文章：ESD器件 对高速信号有影响吗（陈雅给链接），可以看到加了ESD后的阻抗确实低了差不多14欧姆，如下图所示：     但客户反馈这些器件都去掉了，结果还是没有改善，依然显示不正常。     然后我们只能试一下看降速是否有改善，因为如果是PCB设计上stub太长，或者焊盘等阻抗有影响，降速可以降低这些负面的影响，同时速率低了系统裕量也会大很多， 反复修改参数调试后，最终结局却以非常意想不到的方式结束了。       幸福来得太突然，我竟无言以对，这个错误，真的有点低级，真是“接反一对线，多调三个月”。      看到这里，我们的问题来了： 调试了几个月，最终却非常意外的找到了问题的原因，大家在调试中有没有遇到过类似的问题？ 大家可以把问题写出来发给高速先生投稿，也可以分享相关的素材我们来整理，一经采用会有相应的奖励，欢迎大家尝试并畅所欲言。

发表了主题帖： 秘密背后的秘密-高速PCB的层叠确认时，工厂为何不写铜箔类型

一博高速先生成员：王辉东   “三面青山一面湖，无尽烟波画舫浮。”说的是巢湖，到了合肥怎能不去巢湖看看呢。 周末休息，大刚说我开车，小胡（丽华）说我也去。 大刚说走就走，秒开车，不停留。 我们驱车向东南方向出发。 环湖公路风景秀丽，一路欢声笑语。 正行之间，忽听电话铃声响起。 小胡华丽丽的拿起手机。 客户说他们线路板厂发过来个工程确认，其中有个高速PCB的层叠帮忙确认下。 猛一看，感觉工厂的层叠设计合情合理，但是仔细一看，感觉少了点东西，小胡除了看到各层铜厚的数据，没有找到铜箔类型的信息。       这种看似合理的层叠确认背后，隐藏着什么秘密。 小胡是东瞅瞅，西望望，怎么不见铜箔类型，找的好心慌。 小胡说让客户再和工厂确认下，为什么不写铜箔类型。 PCB设计时的明明有铜箔类型的要求。     PCB设计要求用松下M6G的材料，内层用HVLP铜箔。 工程确认不写铜厚信息有哪些问题呢，这还要从铜箔类型说起。 高速PCB的铜箔类型介绍： 我们高速pcb层叠设计时，常用铜箔有如下几种，HTE RTF 和HVLP。     松下M6G的材料手册上明确标示，有两种铜箔类型，你是否有注意到。     为此大师兄专门找了松下的华总确认过，松下和我们是战略合作。 松下第一时间提供了不同铜箔类型的损耗对比资料。       由于信号在频率越来越高的情况下，电流在传输路径上会重新调整分布，沿着最小电阻的路径去传输。   当信号的频率较越来越高时，信号都会趋向于导体的表面传递。这样就会导致信号流过导体的相对有效面积变小，从电阻的角度来分析，这就会导致电阻增加， 导致传递能量的损失。 电流大量聚集在导体的表面上，越往导体中心电流越小，这种现象称为“趋肤效应”。     如果导体表面粗糙度大于趋肤深度时，信号传输仅在粗糙度的厚度范围内进行，使传输信号的驻波、反射越来越严重，并导致信号传输路径变长，增加传输损耗。 信号在导体表面粗糙度低于趋肤深度时，传输路径短，降低传输损耗因此，导体铜箔粗糙度越低，制作出的PCB产品插入损耗（传输损耗）越低。       当信号沿着传输线传播时，会发生了严重的趋肤效应和电离损耗。下图是两种铜箔类型和插损的对比。      高速先生Chris曾经做过一个很有意思的测试，在同一个叠层且线宽等条件都不变的情况下，实测出了RTF 铜箔和 HVLP铜箔之间的差异。       由于趋肤效应的存在，高速PCB如果继续使用常规铜箔，其结果是：随信号传输频率增加，趋肤效应导致的信号“失真”愈发严重。因此，当前的高速材料上低 粗糙度铜箔的应用越来越广泛。     频率越高、波长越短，信号在导体间行进，将只集中在导体的表面。表面粗糙度越平坦对信号传输越有利。PCB层间的附着力强度，受导体表面粗糙度影响。但是 导体表面粗糙度越高，树脂与导体接触面积越大，附着力随之增加，这就是生产与设计的矛盾。 关于不同粗糙度铜箔对高速PCB信号的影响，小胡那是体会最深。 她说走巢湖环湖公路6公里，一路平坦道路开阔，开车那是刷刷而过，到了湖边也是6公里，一路坑坑洼洼，那速度就是龟速，路程一样，用时差很多，到达时间也 差了很多，一目了然。后来客户电话打了过来，告诉小胡，工厂说不写铜箔类型，他们在生产时是多一种选择。 小胡一时凝噎 丽华喝了一口酒，满眼泪痕和温柔，老王说喝完这一杯，我们去河边走一走。 细节经不起推敲，高速PCB的铜箔类型还请PCB工厂大方的展示出来，不要藏着掖着。 建议按下面的层叠设计来确认工程。       所以有的工厂说这是多一种考虑，这样做真的好吗，你能接受吗。 振河塔，高耸入云，说着这世间的正道和阳刚。       另外说了这么多，忘记告诉大家一件事，RTF和HVLP铜箔在高速PCB层叠设计上，不但损耗有差异，价格上也有很大的不同，哪个更贵，朋友你知道吗。 如果你还不清楚，那么好机会来了，这周五在合肥有一场高速PCB的技术研讨会，我们一起来聊聊这方面事。  

发表了主题帖： 没开玩笑！高速信号不能参考电源网络这条规则，其实很难做到

高速先生成员--黄刚   又是一年的高考季，每当这个时候，Chris总会不自觉的发出感慨，高考那会真的是理论知识的巅峰，拿起笔来就能写出各种电路的公式，三下两除二就能推导出各种物理题目的结果。 不像现在，工作多年后大多数情况下只会用仿真的方式来得到，对于各种理论计算场景都敬而远之了！趁着高考的刺激，Chris打算再挣扎下，给大家分享一篇有点理论型的文章哈！     在设计上使用串阻的场景大家都见得多了，基本上很多1GHz以下的单端信号都有可能用到。从信号类型来看，像低速点的I2C信号、local bus信号到高一点的flash信号、以太网RGMII信号，甚至再高一点的DDR1到DDR2的数据信号，都能看到串阻的身影。     以RGMII为例，单根信号的速率大概是250Mbps，是非常典型的需要加串阻的应用场景。那各位硬件工程师或者设计工程师，你们印象中的串阻的阻值一般是多少呢，是不是就是22欧姆或者33欧姆呢？不知道大家有没有想过为什么基本就是这两个值，或者基本就是在22到33欧姆这个范围呢？这里面到底隐藏着什么理论，Chris将给大家仔细说说！     首先大家需要知道的是，像上面说到的这一类型的信号，主要的电平标准都八九不离十，就是下面的这些。     不同的电平标准从表现上看就是电平不同，还有就是上升时间不一样。我们拿今天要研究的LVCMOS电平为例来说，我们找到一个具有该电平标准的ibis模型，看看LVCMOS电平的一些 电性能参数。     上面除了说明该电平的电压标准，阈值范围外，更重要的其实记载着该电平的输入输出的行为特性，也就是俗称的V-T曲线。例如我们打开与本文强相关的rising waveform这一项，里面 可以看到它关于切换电平的特性。     看到这，我相信大家还是没弄懂，看这玩意到底跟要解释在设计上加多少欧姆的串阻有什么关系呢？   Chris不妨先问问大家，在设计上加串阻的作用是什么？这个大家估计都比较了解了，就是为了改善源端信号的反射，详细的原理大家可以回顾下这篇文章（链接《探讨源端串联端接》）。 在里面提取到一个很重要的信息点，那就是我们在芯片发送端加的串阻的阻值其实是为了和芯片的内阻加起来等于50欧姆来成为最佳的端接方案。那么问题又来了，我们怎么知道芯片的内 阻是多少呢？这也是本文的核心问题，我们只有知道了芯片的内阻是多少，才能够去选择合适的串阻进行合理的端接，产生比较好的效果。   Chris今天就教大家如何从ibis模型中计算出芯片内阻！上面说了，ibis模型展示给大家是都是V-T曲线、I-T曲线，I-V曲线这些行为级的参数，我们只有从这些曲线去推导出该电平输出buffer 的内阻。具体怎么做呢？我们还是看回刚刚的rising waveform曲线，这张图里面有两个关键的点，一个是红的圈圈的芯片该buffer的测试验证环境，另外就是绿色圈圈的测试出来的值（我 们看typical的值）。     这张图描述的意思是这样的：测试环境是把该输出buffer接50欧姆电阻到地进行输出测试，然后去观测50欧姆电阻位置的值是2.18V左右，用仿真软件去搭建就是这个样子了。     VIN的值测试出来就是2.18V，那么该buffer的内阻要怎么计算呢？其实原理就是把内阻R和50欧姆电阻进行分压，得到VIN是2.18V的过程。那么Chris大概在纸上算了下，得到的内阻就是这 样的了。     嗯，其实也不是很难是吧，这个时候就推导出了该buffer的内阻大概是26欧姆的样子。其实你们多找几个不同电平的buffer去算算就会发现，内阻的范围大概也在17到30欧姆左右。因此大家 也就知道了为什么我们无脑用22欧姆到33欧姆也基本能达到比较好的端接效果了。     那在我们这个case中，使用这个电平buffer时，算出来的内阻是26欧姆左右，那我们就用一个22欧姆的串阻进行端接，加起来差不多就是50欧姆了，然后在200M的速率下看看加串阻和不加 串阻的仿真结果对比！     经过我们理论算出来的内阻，然后再去精确的配上合适的串阻后，大家从结果是就能看到接收端的波形是非常的理想，裕量大到没边，同时也能看到不加串阻时的过冲导致信号质量的恶化哈！     方法都是人想出来滴，通过这个方法来精确的进行串阻的端接，就能使信号的裕量更大，不然就只能还是继续拍脑袋来放串阻值了。希望大家都多拿起笔来写写公式，更重要的是要像你们当年 高考那会，继续保持着一颗钻研的心，事实证明在工作中也还是灰常的有用哦！   问题来了：   回过头问问大家，那你们是怎么来定选择多少欧姆的串阻呢，或者你们还知道其他的端接方式吗？

发表了主题帖： 没开玩笑！高速信号不能参考电源网络这条规则，其实很难做到

高速先生成员--黄刚     看到这篇文章的题目，我相信大家心里都呈现出了这么一个场景：高速信号线在L20层，我只要把L19和L21层都铺上完整的地平面，这不就满足了高速信号线不能参考电源平面这条规则了吗？这难道很难做到吗？PCB的设计和叠层图都给你截出来了，只要叠层够，这一点都不难啊！     是的，高速信号线不能参考电源平面这一条规则是很容易满足的，但是大家再认真看看我们的题目是怎么说的？是“高速信号不能参考电源网络”。难道这两句话有区别吗？当然有，你们细细品味下，高速信号线不能参考电源平面其实指的只是高速链路中的差分线本身不能参考电源平面层，这是大多数工程师的理解。但是高速先生想说的是高速信号链路不仅仅只有走线，还有其他结构！     没错，高速先生想给大家说的是过孔结构！还是那句话，不让走线参考电源平面，在层数充裕的情况下一般都能做到。但是高速信号的过孔完全不参考电源过孔，这个就真的不容易了。大家又会说了，那我的高速信号过孔旁边都打地过孔，远离电源孔就好啦，不是也很容易做到吗，你确定所有的地方都能做到吗？     没错，例如在BGA的地方，真的就不是你说了算了！在一些大型的BGA，高速线的对数会比较多，从BGA的外圈一直延伸到BGA的内圈，然后内圈都存在着几种包括core电源在内的网络，也就是说，内圈的高速信号pin旁边极有可能存在着电源pin，那么有pin就有扇出，因此高速信号和电源的过孔基本上就无可避免的挨在一起了。     高速先生从来都不是只抛出问题的主，既然无法避开，只能接受，尝试分析这种情况下到底对高速信号有什么影响。于是二话不说，高速先生就做了一些简单但是能很好说明问题的测试板，去分析高速信号孔旁边有电源孔对无源的影响。我们设计的测试DUT如下所示：     简单的模拟一个1mm的BGA小阵列，上面各有两对高速信号通过过孔连接，两个case的区别为全是地过孔和有一个电源过孔在这个BGA小阵列里面。 做出来的实物板就是这个样子了！     那我们通过网络分析仪进行测试，看看两种case下的无源性能的差异。 首先我们来看看DIFF1，也就是靠上的那一对，这一对相对DIFF2来说，地过孔保护得更好一点，我们来看看这一对的插入损耗的对比。     可以看到，DIFF1这对走线在两种case下的差异其实不大，也就是到了比较高频的时候（15GHz）才有一些差异，整体性能都是没问题的。 那重点来了，我们来看看被地过孔保护的没那么好的DIFF2，尤其是有电源过孔在旁边的这对信号，到底性能的差异是怎么样的呢？结果如下所示：     全是地过孔下的DIFF2当然没问题了，但是能看到，有电源过孔在旁边之后，这对DIFF2在20GHz有一些比较严重的谐振点，对信号质量来说当然是一种伤害了。也说明了DIFF2这对信号的的确确都参考到了这个电源过孔，性能随之被影响到。 其实被影响到的不仅仅是信号质量本身，我们来看看两种case下DIFF1和2之间的串扰，也能够发现明显的差异。能看到在插损被影响到的这个频段，串扰的恶化也是非常的严重，基本上串扰的量级差超过了20db。     最后再总结下本文的核心内容哈，这篇文章其实主要是让大家了解下除了PCB走线参考电源平面的影响巨大之外，在比较高的频段下，高速过孔旁边要是有电源过孔的话，同样也会有影响。只不过频段都去到了15GHz之后，没做到这个频率的产品的朋友们，也不用太过担心。不过话又说回来，这个频段其实也有很多产品涉及到了，因此根据具体设计的不同，也会给大家的产品带来一定的风险。虽然看起来在BGA区域，高速信号pin和电源pin挨着的事实无法改变，但是并不意味着我们就完全没有改善的方法。相信只要大家发现了问题，也就一定会想出办法去解决的哈！     问题来了： 面对BGA里面电源pin相邻的现实，大家能想到什么方法来改善它对高速信号的影响呢?

发表了主题帖： 好吧，高速先生承认这个PCB设计方法的确有点意思，但是不多！

本帖最后由 yvonneGan 于 2024-5-20 17:39 编辑 玻纤效应，作为一种神秘和隐晦的存在，一直都是做高速信号设计的工程师们无法放心的一环。作为一种虽然不一定会发生，但是一发生起来又很影响信号质量的存在，设计工程师和板厂可谓想尽了一切办法去尽量规避。由于Chris自认为自己讲的玻纤效应的原因和解决方法都没有之前高速先生写过的这篇文章《DesignCon文章解读之玻纤效应限制了我们对高速的想象？》讲得好，因此特意翻箱倒柜把这篇文章找出来，让大家对玻纤效应和常规我们正在使用的解决方法有一定的认知！     是的，目前用得比较多的几个方法就是要么选用扁平玻纤布的PP和Core，例如1078、1035等，要么就需要设计工程师比较辛苦的把高速信号线做成一定角度的走线，要么就多浪费点板料，让板厂做一定角度的panel旋转。当然上面也说了，玻纤效应其实在某种意义来说是一定会存在的，只是程度轻重的问题。在扁平玻纤布的选用这一块，1078或1035这些好的PP和Core的选择的确能大概率弱化它的影响，但也不是一定，非常非常偶尔的情况下也能看到一个扁平玻纤布存在非常大玻纤效应的case，就好像这篇文章《明明设计的是高带宽，你差点给我加工成开路？》说的一样，也不是做到百分百保险。       Chris最近突然想再进一步研究下玻纤效应，于是也翻阅了行业内相关的文档，看看有没有提到什么更好的解决方案。无意中看到了某大公司提出的尘封已久的设计思路，就是下面这个图的方法！       这个思路到底是怎么样的呢？这个方法以1035和1078为例来介绍，我们知道，从理论上来说以某种名字命名的PP和Core，就代表着玻璃布编织的方式是固定的，说白了，它们认为横向和纵向玻纤布的间距是固定的。1035大概是15.2mil的横向间距，1078大概是18.5mil的横向间距。于是提出了这种新的设计思路就是如果差分线的线宽和间距等刚好做到和玻纤布的间距一样的话，那不就是无论走线在玻纤上的哪个位置，差分线间的两根线感受到的变化是完全一样的，这样理论上就没有模态转换的发生，从这个意义上来说也就是不存在玻纤效应了！！！       在看到这个方法的第一个moment，Chris感觉也是眼前一亮。作为一个严谨的工程师，Chris就打算试试通过仿真的方式来验证一下这个思路。要玩就拿最差的PP来玩，Chris按照1080PP的规格进行了3D建模，大概建了一个很符合实际的PP的3D模型。       可以看到，1080PP的玻纤窗口是真的大啊！然后我们根据1080的玻纤理论的间距去设计在上面要走的差分线。从拿到的数据来看，1080PP在经线方向上的玻璃布中心间距为17mil的样子。     于是我们根据建模PP的厚度，在前提都满足100欧姆阻抗下，设计两组差分线结构。 Case1：线宽5mil，线间距12mil，中心间距17mil，也就是和玻纤间距刚好相同的结构；来验证这个新的设计思路的效果。 Case2：线宽4.5mil，线间距7mil，中心间距11.5mil，不和玻纤间距相同的结构，来作为一组普通的差分线结构，来和case1对比，看看它受到玻纤效应的影响程度。 最终完成的3D模型如下所示。       要不我们先来看看case2这种没按照玻纤间距来设计的普通走线的情况？那我们任意的横向移动这对差分线，让它分别存在于PP上的几个不同的位置，例如这样。       哦对了，还有一点忘了提醒，就是两种case的差分线建模的长度都为2inch哈！我们看看只有不长的2inch走线情况下两种case的差异！ 那我们就开始对case2，差分线在上面的4种位置情况下进行无源的仿真，看的指标为模态转换和影响的插入损耗两个主要指标。 从模态转换上可以看到，4根走线的模态转换都明显受到了玻纤效应的影响，其中在1和3两个状态下的效果更是差！     同时能看到对插损的影响也非常的明显。正常的差分走线的情况肯定就不会这个样子了。     没有对比就没有伤害，那我们转头来看看本次的这种新思路设计下的情况，也就是case1的仿真结果。 在case1中，移动差分线分布到和case2的4种状态下去分析，如下所示：       首先我们还是先看看模态转换这个最主要的指标，真的不得不相信，这种新的设计思路真的在仿真中呈现出完美的状态，在4个不同的位置上，模态转换的结果都稳如老狗！全在-40db以下，非常的理想。     这样在插损结果上也能看到我们喜欢的曲线了，一条理想差分线应该有的插损曲线！       Chris向组内分享这个文档后，大家看到了都纷纷表示很棒，都想在后面的项目里尝试下这种设计方法。Chris再细细斟酌之后，还是不由得向大家泼一点点冷水，淡淡的问了大家一句：既然这个理论的方法已经提出了那么多年了，为什么大家却几乎没有在实际的项目中看到过有人这样设计呢？     问题来了？ 大家觉得这个理论上很棒的方法，如果实际加工出来会怎么样呢？问题非常开放，没有对错，希望大家踊跃回答哈！

发表了主题帖： 深度论证-高速走线控制100欧姆阻抗一定是最好的选择吗？

高速先生成员--黄刚   对于高速差分信号到底需要控制多少欧姆的阻抗，高速先生相信大部分工程师首先都会看下例如信号的协议文档或者芯片的文档，看看里面有没有推荐的控制阻抗值。例如像PCIE信号，在4.0之后的阻抗会明确要求按照85欧姆来控制，USB阻抗会要求控制90欧姆等。除了这一部分有明确的阻抗要求外，其他没明确要求的高速信号你们会控多少欧姆阻抗呢？就好像为什么PCB的单端走线要控制50欧姆一样，差分走线如果没有明确协议规定，那就按100欧姆来控制。很多工程师其实都不一定很清楚的知道内在的理论和原因，但是也会潜意识的控制100欧姆，可见100欧姆差分线这个观念是多么的深入人心！       但是，深入人心归深入人心，本文想探究的是：100欧姆真的是在任何产品中最好的阻抗选择吗？当然，从反射的理论来说，如果从收发芯片的负载到PCB的每个地方链路的阻抗都完美的做到100欧姆的话，那高速线控100欧姆肯定是最好的选择啦！意味着链路上的任何地方阻抗都匹配，完全没有反射的存在，这还能不好吗？       真实情况会怎么样呢？为了能有说服力，本文举2个真实项目的仿真案例，大家一起细品细品哈！ 案例一：板内芯片到芯片的25G信号仿真案例       在芯片到芯片的PCB链路中，除了PCB走线外，一定会存在一些阻抗不连续的结构，如上面的案例中，BGA两端会存在过孔，接收端一般还会有交流耦合电容。有一定仿真经验的小伙伴们都知道，像BGA的过孔，电容这个位置的阻抗一般来说都很难做到100欧姆，大部分的case无论怎么优化，都会低于100欧姆。这个时候我们来验证如果这几个阻抗不连续点的阻抗达不到100欧姆，例如做到比较理想的95欧姆左右的情况下，PCB走线分别按照100和降低到95欧姆控制时的无源仿真性能对比。 首先我们来看看芯片到芯片链路TDR阻抗的对比，也就是PCB走线选择默认的100欧姆和降低到95欧姆来控制时的差异。       当然从TDR阻抗来看，不能很直观的看到差异，于是我们来看另外两个更关键的指标，那就是插损和回损的指标。       从插损的指标看，在优化好几个不连续点后，虽然100欧姆走线的仿真性能也就很不错了，但是从仿真结果能看到，95欧姆PCB走线的结果更有优势，无论是从回损还是插损的角度看，都是性能更好的一方。 案例二：经过背板连接器的芯片到芯片的25G信号仿真案例 另外一个案例就是跨版的25G信号的case了，整个系统的连接关系如下所示：       前面单板上的BGA过孔的阻抗就不再叙述了，这里要关注的是跨版连接的高速连接器这个地方。本案例中用到的这款高速背板连接器是某知名厂家的产品，是一款在这个速率下很通用，得到有效验证的连接器。       这款连接器厂家的标称阻抗是多少呢？92欧姆，不是你们想象中的100欧姆哦。我们拿到其中的一对连接器信号的阻抗来看，的确也差不多。90欧姆出头的样子。       那我们还是一样，这个系统的三块互连的板子，我们分别把高速走线的阻抗按照100欧姆和降低到92欧姆来控制，看看性能的对比。 首先我们还是看看整个链路的TDR阻抗的对比，能明显看到两个连接器的低点，如下所示：       那么插损和回损的性能对比又是怎么样的呢？还是让大家失望了，三块板子控制92欧姆的走线还是会比100欧姆走线的性能来得好。       当然，这中的理论有点复杂，这里就不展开来分析了。从设计的角度来看，如果没明确的要求，硬件工程师或者设计工程师按照100欧姆来控制高速走线本身也没太大的问题，我们很多case按照100欧姆的差分信号设计也是完全没有问题。本文更多的可能是给大家一种另类的思路，去寻找一些更优的设计方案。但是还是要弱弱的告示下哈，如果不经过比较精确的仿真，还是不要随便去尝试，因为你并不知道多少才是好，只有仿真才能很好的把链路的性能给量化出来，设计的朋友请谨慎使用这招，用得不好还是很容易翻车的哦！     问题来了： 列举下大家的产品在PCB设计中常见的阻抗不连续的地方，并简单描述下你们的设计优化方法？    

发表了主题帖： 我的板子为什么测不了损耗

高速先生成员--周伟   最近我们珠海高速实验室正式对外开放了，我们也同步推出了关于高速信号测试、高速仪器的一些视频。   大家知道我们有仪器后，很多热心的小伙伴们就以为我们开挂了，什么都能测，然后就会来咨询我们，很多都是希望我们能帮他们测一下实物板上的线路损耗，包括cable的损耗等；老实说，我们也很想测，但真的很难，臣妾做不到啊！下面简单汇总一些热心小伙伴们的测试需求。     关于损耗的测试需求真的是五花八门，今天我们就来一起简单普及下为什么实物板可以测试阻抗而不能测损耗。   我们先来了解下测试阻抗和损耗的仪器，目前我们珠海高速实验室采用的是Keysight的矢量网络分析仪N5227B，频率从10MHz到67GHz，如下图所示：     而我们深圳高速实验室采用的是罗德与施瓦茨的矢量网络分析仪ZVA67，频率也是从10MHz到67GHz，如下图所示：     待测物（后面用俗称DUT表示）和仪器之间就需要通过长短不一的各种线缆（后面用俗称Cable表示）来对接，如下图所示：     Cable一端接仪器，另一端接DUT，而DUT的种类就更加繁多，也就是大家的待测产品，实在是太多了，有实物PCB板，也有连接器、线缆、芯片及测试板等，下面我们简单举个常规的例子，实物PCB板和带SMA头的测试板，如下图所示：         如果是带SMA头的测试板，只需要直接将前面的Cable和板子上的SMA头对接（当然接口大小需要一致，常规都是比如3.5mm，2.92mm，2.4mm和1.85mm等几种规格的接口尺寸，如果不一致还需要采用转接头），接好后就可以直接进行阻抗和损耗的测试了。如果是测试DUT的损耗，一般还会采用去嵌的方式将SMA头的损耗去嵌掉，去嵌完的数据就是DUT的损耗数据，如果不去嵌就会带入SMA头的影响。关于去嵌不是我们今天本文的重点，在此先跳过，不再赘述。连接好的图片如下所示：     那如果是实物PCB板或者其他的没有带SMA头的DUT需要测试损耗，首先就需要考虑怎么和仪器对接的问题，然后如果可以对接了，还要考虑中间引入进来的线缆或者探头本身的损耗大小，能否校准（或去嵌）掉这个损耗，因为损耗的测试一般都是需要有一定的精度，同时还需要排除掉其他物体的影响，否则测试就没有太大的意义（除非对比性测试）。   而阻抗测试就相对简单很多，因为阻抗测试是通过时域反射原理，只需要在任何一端有开路的地方测试，实际操作时只需要有探头一端接Cable，另一端可以接触到DUT测试点或者焊盘就可以了，我们测试阻抗的探头如下图所示。     这个时候可能大家就会有疑问了，那为什么这个探头可以用来测阻抗却不能用来测试损耗呢，同样可以连上啊？这就涉及到损耗和阻抗本身的测试机制了，简单来说：一是损耗测试需要一定的精度，这个探头本身带来的损耗太大且没法去嵌，所以测出来的结果是包含了这个探头的损耗在里面；二是损耗需要从DUT两端测试，这就意味着两端需要一样的这种探头，得出来的损耗参数就更大了；三是这种探头依靠手来把持，接触不是很稳定，不同的人握力不一样，所以不同时间不同人员测试出来的数据也有差异，对应损耗测试的精度是不可接受的，所以很多情况下就不能依靠这种探头来进行损耗测试。   可能还有人会说，不能用手持式探头，那可以用探针台啊，探针台的探针是可以校准去嵌的。话是这么说，但探针台的测试受限条件也很多，首先需要光板测试且板子平整，其次板子上pin的间距尺寸需要匹配探头的间距等，还有就是如果一端是芯片，一端是连接器的信号，这个就没法点测了。关于探针台的介绍，我们的视频号也有介绍过了，没看过的在高速先生视频号搜索观看。   总之，没有带SMA头的PCB和PCBA的都可以，如果想比较准确的测试损耗或者S参数，总体还是有难度的，这下大家明白了吗？   本期提问 我就想测试实物板的损耗，如果还在设计阶段，有什么好的办法吗？欢迎大家畅所欲言。  

发表了主题帖： PCIe系统阻抗控制85还是100的验证

还记得上次的文章，PCIe阻抗控制，85ohm和100ohm哪个好，文章里面只讲到目前的主要问题，但没有给出具体怎么解决这个问题，今天我们就通过无源仿真的方式来聊聊上次那个问题的最终解决方案。   目前我们看到PCIe系统主要有以下几种连接方式，也可以说主要的几种拓扑结构。   1、没有连接器，板内芯片到芯片的PCIe总线互联，如下图所示：       2、有一个标准的PCIe连接器，主板通过连接器到PCIe标准子卡（也叫Add-in卡），如下图所示：       3、在上面2的基础上，中间通过一个Riser卡互联，如下图所示：       4、自定义的连接，遵循PCIe信号协议，两块或两块以上的板卡通过连接器或者线缆互联，如下图所示：     通过连接器互联       通过线缆互联     当然还有其他不同的连接方式，我们今天主要以上次案例里面的两块板子通过背板连接器的方式来讲，和上面第四种方式比较类似。下面我们按照子卡和底板通过标准的背板连接器来连接的方式进行举例仿真，同时也看能否还原案例中出问题板子的情况，如下图为之前测试的结果。       根据上文测试的结果，当前子卡85ohm的阻抗要求，连接器阻抗100ohm的标准，底板阻抗又是92ohm的测试结果，按照如下拓扑进行仿真设置。         仿真结果如下，底板阻抗稍微高了一点，子卡阻抗差不多，相当于有点正负偏差在里面,另外加了连接器的模型，连接器的阻抗确实是有点高，和实际测试也比较接近。         可以看到此时由于阻抗的偏差比较大，回损已经压到协议要求的Spec了，基本上没什么裕量了。 接着我们再来看如果连接器和底板固定，只修改子卡的设计，这样把子卡的阻抗也按照92ohm来管控，拓扑如下所示：       仿真结果如下所示：      此时回损改善明显，还有一定的裕量。       这篇文章由于模型的局限，我们只是简单验证了一下无源的性能，从无源回损和阻抗一致性两个方面来看，确实优化后整个系统有一定的改善，后面客户改版后反馈确实是没有再发生之前的问题，说明问题已经得到了改善。   今日答题：从系统的角度来看，大家建议高速差分走线按照95甚至92ohm好，还是直接100ohm好？欢迎大家畅所欲言。

发表了主题帖： 钻刀无忌，过孔莫愁

高速先生成员--姜杰   钻刀是冷的，单板是冷的，眼见着过孔阻抗居高不下，雷豹的心也越来越冷……   雷豹最近在研究过孔，少不了先学习相关的理论：过孔作为信号路径上一个重要的阻抗突变点，相对于传输线的特征阻抗，大部分情况（注意，不是全部）下呈现出容性，也就是阻抗会偏低。影响过孔阻抗的主要因素有孔径、反焊盘尺寸、过孔stub长度，以及有无非功能焊盘等。     一个巴掌就能数出来的影响因素，加上经手的几个常规仿真项目顺利结束。雷豹自认为对过孔的优化方法已经了然于胸，不禁有些飘飘然。碰巧师傅Chris手头有个大项目，他便自告奋勇，把过孔优化的任务接了过来。   说这个项目大，是因为板子大，大且厚，5mm的板厚。   师傅特意叮嘱了一句：板子比较厚，需要多下点功夫，另外，根据板厂反馈，8mil孔径的高速差分信号过孔的一钻孔径可以保证8mil不变。看似轻飘飘的一句话，雷豹后来会发现这个信息的分量有多沉，只是在当时，除了感叹一句板厂的加工能力真强，他并没真正意识到这个数据意味着什么。   设层叠，切模型，加背钻，挖反盘，一套丝滑小连招下来，雷豹在心里跳起了科目三。     快乐的时光没有持续太久，过孔的阻抗仿真结果让雷豹一度怀疑自己看错了。     以前遇到的过孔阻抗都是偏低，怎么这次高出这么多？100欧的差分走线阻抗，差分过孔阻抗接近118欧？     再三确认模型没有问题后，雷豹开始分析原因：过孔阻抗偏高，说明过孔与平面层之间的边缘场较弱。那就把反焊盘缩小，从矩形反焊盘改成较小的“足球场”，看看效果如何。     有效果，但不大，过孔位置的阻抗仅仅降到了116欧。       雷豹决定换一种思路：阻抗偏大，从信号回流的角度分析就是回流路径大，那就减小信号过孔到相邻回流地孔的间距看看。       过孔阻抗还是居高不下，115欧姆，让人崩溃。     试到这一步，雷豹感觉自己被掏空，急的额头沁出一层细密的汗珠。师傅看到这一幕，觉得是时候出手了，于是让雷豹把过孔孔径增加到10mil。     过孔阻抗神奇的降了下来。最终的仿真按照10mil的一钻孔径进行，难度大大降低。   可雷豹还是满脑子问号：为啥这次的过孔阻抗会偏高？另外，板厂已经确认8mil孔径的过孔可以保证一钻孔径不变，仿真参数却改成10mil，这样也行？   师傅似乎看透了他的心思，逐一解开他心中的疑团：过孔阻抗受自身寄生电容和寄生电感的影响。对于8mil孔径的过孔，由于通常遇到的单板厚度不大，过孔长度较小而呈容性，阻抗比走线低，所以孔径8mil的过孔尽量要求做到8mil的一钻孔径，以提高阻抗；现在由于板厚大，过孔阻抗偏高，且难以优化，所以才反其道而行之，增加一钻孔径的尺寸以降低过孔阻抗。   至于8mil过孔按照10mil一钻孔径进行加工的需求，只要提前与板厂进行确认即可。板厂肯定求之不得：一钻孔径改大，厚径比减小，加工难度大大降低，何乐不为？     经过师傅的一番解释，雷豹茅塞顿开，又学到了一招。   问题来了 大家知道的过孔阻抗的优化方法都有哪些？  

发表了主题帖： 究竟FPC上的焊盘间距做多大才能保证阻焊桥

高速先生成员--王辉东   “长”是绵长的长，“春”是逢春的春，这里是烟火与浪漫并存的北国春城—长春。   你要写长春，就不能只写长春，要写北国风光，千里冰封，万里雪飘，写长春人的热情豪放；要写共和国长子的担当，写一汽的产业报国；要写中国电影的摇篮，写长影的宏伟篇章；要写长光卫星的智造，写“吉林一号”的航天梦想；要写吉大的博采众长，写净月潭的莺飞草长；要写南湖的亭，北湖的庙；要写人民广场的纪念碑，写雕塑公园的包罗万象；要写冰雪新天地的欢愉，写这有山的馨逸；要写桂林路的小吃，写红旗街的人来人往。   做为南方的小土豆，在这料峭春寒里，大师兄还没有好好欣赏这北国美景，林如烟的的电话就打了过来。   林如烟的同学，在另外一家公司上班，一直暗恋她的毛毛找她帮忙，让如烟给确认一个关于FPC的焊盘间是否保证阻焊桥的问题。   毛毛说他设计了个三层FPC，上面有两个连接器，焊盘间距设计按照器件推荐的封装设计，FPC制出来以后焊接短路了。           林如烟先找赵理工帮忙，赵理工一听是毛毛的事，当时的心情，那可是山西老陈醋缸里扎猛子，混身上下都是酸。心里不情愿，嘴里嘟囔着：   “你有你的诗和远方，我有我的懒和嚣张。不知道，不知道，就是不知道。”   林如烟一看赵理工这德行，知道他醋坛子翻了，白了他一眼。   嘿，只要小伙精神在，到哪里都是实力派。干啥啥不行，吃醋第一名。   赵理工也知道这样不好，但是一听林如烟说毛毛的事，他就忍不住吃醋。   虽然我错了，但是不原谅我就是你的错了。   林如烟说，我就不原谅你，我去请教在外地出差的大师兄去。   赵理工小眼睛滴溜溜一转，我也要听听啥原因。   案例描述：   毛毛板内设计的FPC连接器座子如下图所示：       连接器封装设计焊盘间距8.6mil。      当时他们的PCB生产工厂发过来工程确认，说焊盘间距太近，无法保证焊盘的间的阻焊桥，建议开通窗，毛毛回复说同意。     结果板子做出来后，PCBA印刷锡膏后都短路了。   如下图所示，焊盘间没有保证绿油桥，导致焊接连锡短路。       PCBA工厂印刷锡膏后，连锡短路。不良图片如下：       原因： 大师兄说FPC要弯折，所以用覆盖膜（CVL）来替代硬板上的阻焊。   覆盖膜的介绍： Coverlayer通常称作CVL，主要是防护铜面氧化、绝缘及增强FPC耐绕折性的作用，是FPC主要的原料之一。      Polyimide 聚酰亚胺箔膜，其耐热温度可达到200℃～300℃ 一般SMT使用的金手指高温胶带也是此类材料。        因为毛毛这个板子要求做覆盖膜，对于覆盖膜工艺，这种IC间距比较小的（小于20mil间距的），端子部要做阻焊桥是做不到的，常规情况下这种情况工厂都会建议客户直接取消阻焊桥。 当然如果客户坚持要做阻焊桥的话，工厂会建议客户不做覆盖膜工艺，改做油墨工艺，或者建议客户做覆盖膜+油墨的混合工艺。这种间距小的位置   要保证阻焊桥，只能做油墨工艺。 因为油墨工艺没有覆盖膜工艺的弯折性能好，所以我们通常会建议客户取消阻焊桥。对于成组的SMT 贴片间距小于18mil ，可用覆盖膜盖住SMD两端5mil 开通窗处理，因覆盖膜比较柔软，在贴膜时对位十分困难，需要保证其到焊盘的间距6mil及以上，覆盖膜成型以后，最小宽度为6mil,所以需   要焊盘间距为18mil,极限做到16mil.否则难以保证阻焊桥， 因为覆盖膜容易漂移到贴片上，导致焊盘变形。 如果一定要保桥，需要做局部印FPC专用阻焊油墨，如下图的的板子上有BGA和QFN器件，印FPC专用油墨。     覆盖膜和FPC专用油墨两种工艺的对比。     对策： 此类问题，有两种解决方法，建议如下： 第一种是印FPC专用油墨保桥，成本增加。 第二种开通窗，优化钢网，控制锡量。 通常覆盖膜保桥，桥宽6mil，到焊盘的间距6mil，需要PAD  TO PAD 18MIL间距。 林如烟听完大师兄的解释，心中豁然开朗，对着赵理说，这真是距离产生美，距离太近容易受到伤害，你以后离我远点。 赵理工说，好，你说的都对，一切听你的，要不我们去个远的地方，一起去长春看看大师兄他们的研讨会去。   本期问题： 各位铁子们，关于FPC焊盘间距的阻焊桥，你是否遇到过上面的案例，你的处理方式是什么，请大家聊起来。