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1. MATLAB在FPGA开发中的应用 25/6381 FPGA/CPLD 2012-02-26
  
  多谢
2. 【压缩包】121篇FPGA 图像处理相关论文大赠送 91/22197 FPGA/CPLD 2012-02-26
  
  多谢了
3. 【每日签到】领芯币（本帖至此结帖，请点击论坛页面右上角【打卡签到】） 24126/1994125 聊聊、笑笑、闹闹 2011-08-30
  
  16.53意志力！
4. 【每日签到】领芯币（本帖至此结帖，请点击论坛页面右上角【打卡签到】） 24126/1994125 聊聊、笑笑、闹闹 2011-08-26
  
  10.07好累啊！
5. 【每日签到】领芯币（本帖至此结帖，请点击论坛页面右上角【打卡签到】） 24126/1994125 聊聊、笑笑、闹闹 2011-08-25
  
  15.33慵懒的一天
6. 【每日签到】领芯币（本帖至此结帖，请点击论坛页面右上角【打卡签到】） 24126/1994125 聊聊、笑笑、闹闹 2011-08-22
  
  09.17a new day！
7. 【每日签到】领芯币（本帖至此结帖，请点击论坛页面右上角【打卡签到】） 24126/1994125 聊聊、笑笑、闹闹 2011-08-20
  
  10：48 努力！
8. 【每日签到】领芯币（本帖至此结帖，请点击论坛页面右上角【打卡签到】） 24126/1994125 聊聊、笑笑、闹闹 2011-08-19
  
  11.59凉快的一天
9. 【每日签到】领芯币（本帖至此结帖，请点击论坛页面右上角【打卡签到】） 24126/1994125 聊聊、笑笑、闹闹 2011-08-06
  
  09.48 快乐的一天又开始了，祝大家都快乐！
10. wire型和reg型的一点小疑惑 9/4515 FPGA/CPLD 2011-08-04
  
  上面说的对组合逻辑既可以写成always 使用reg 也可以写成assign 使用wire 电路的形式一样，结果一样。
11. 三段式状态机的组合逻辑里是否可以加计数循环 4/4586 FPGA/CPLD 2011-08-04
  
  没问题，可以的。
12. 【每日签到】领芯币（本帖至此结帖，请点击论坛页面右上角【打卡签到】） 24126/1994125 聊聊、笑笑、闹闹 2011-08-04
  
  08.58好累啊！
13. verilog一个表达式 6/3291 FPGA/CPLD 2011-08-03
  
  { 4'b1011,4'b1011,4'b1011}和12b'101110111011相同
14. 【每日签到】领芯币（本帖至此结帖，请点击论坛页面右上角【打卡签到】） 24126/1994125 聊聊、笑笑、闹闹 2011-08-03
  
  15：00好累啊！
15. 【每日签到】领芯币（本帖至此结帖，请点击论坛页面右上角【打卡签到】） 24126/1994125 聊聊、笑笑、闹闹 2011-08-01
  
  09.59 繁忙的一天又开始了；
16. 问一下verilog移位寄存器的问题 1/5302 FPGA/CPLD 2011-07-31
  
  initial 是不可综合语句，可以给寄存器定义时赋初值； begin if(count == 1) begin datacoming = 0; end else datacoming = 1; 有问题。条件应设为：if(count ！= 0) 因为count取值范围7～0之间。
17. 【每日签到】领芯币（本帖至此结帖，请点击论坛页面右上角【打卡签到】） 24126/1994125 聊聊、笑笑、闹闹 2011-07-31
  
  11：13大家好，今天好好学习；

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