ULN2003集电极开路输出，在输出口上拉1~2K的电阻至5V电源

请问：reg1_low <= reg_low为什么要改成用正常的clk触发【always @(posedge clk or negedge rst_n) begin   if (!rst_n)   reg1_low <= 1'b1;   else    reg1_low <= reg_low;   end】？在同一时钟下的效果不是一样的吗？