原帖由 eeleader 于 2011-5-9 08:02 发表 功能仿真的只是验证逻辑正确性。 比如 A  AND B 这个逻辑， 功能仿真只是验证A=1，B=0， A  AND B=0 这个逻辑正确否。时序仿真验证跟器件以及布局布线的延迟有关系。同样A  AND B 这个逻辑， 由于A ...

谢谢，那约束对时序仿真的结果有影响么，静态时序分析报告里面有什么信息，对我现在的遇到的情况有帮助吗？

ok，谢谢！

谢谢楼上各位了，看来是我的tb文件写的有问题。现在我换了个思路，新建了一个模块，用来提供输入数据，然后用一个顶层文件将两个模块串起来，tb文件只用来提供reset和clock信号，这样的话结果就正确了。

“verilog VHDL是硬件描述语言，不要从软件的角度考虑问题，那样是行不通的。” 谢谢，以后我会注意的！

我用您说的在下降沿改变输入试了一下，确实结果正确了，但是我有个问题，在流水线操作中，下一步要处理的数据不就是上一步的输出么，那情形不就和我出现错误的情况很像么，（上一步输出的在时钟上升沿变化，下一步在时钟上升沿处理输入数据） 我也是刚接触fpga不久，也没什么老师指导，关于流水线的程序都是我根据对它的一些浅显理解自己写的，完全没有什么系统概念。我上面地说法有什么错误还希望您能够指正，非常感谢！！！

单从简单的仿真图上就看到这么多东西，太厉害了，受教受教！！！！:)

谢谢，不敢说我真明白了 ，我先回去试试吧

谢谢了，从没想过硬件布局上的问题！

我发了贴子，遇到的问题是ISE软件应用的问题，我没有系统的学过这方面的东西，也没什么人可以问问，遇到的问题可能不难，但是没能解决，，也许是我描述的不够清楚，所以觉得用QQ的话交流起来比较方便。

我用的就是modelsim，已经关联过了，可以通过ISE直接调用modelsim。那些文件不是我加载上去的。应该是ISE自动加载的，所以可能不是路径的原因吧。还是要谢谢你:) :)

:titter: 这是测试文件例化顶层模块下面的文件，那些XST-...不是我自己写的模块，应该是综合或实现的时候自动加上的，该怎么进行编译啊？而且ISE里好像没有编译只有综合。

谢谢！

悲剧 ！帖子里怎么往上贴图啊？我能看得到啊。

编译软件用的是ISE，主要是搞不清楚为什么DUT下的模块都变成了“？”显示的（第一张图），应该怎么解决，实在是不知道该如何下手了，希望大家能帮帮忙，谢谢！

在ISE里出现的，同样的程序我以前试过很多次啊，但是现在不行了，就是测试文件调用主模块测试的时候，那个uut单元前面的标志。我也试过把测试文件删了重写，也没用，:Cry:

确定 不是代码的问题，因为代码是复制过来的。就是模块前面的那个v文件标志变成了？文件，help里说是文件out of date 不知道怎么解决。

测试文件

ise调用后仿得时候要把那些名字叫**********simulation model的操作都执行一次（这样生成的那些***_timsim.v和***.sdf文件），然后modelsim的调用xilinx库就可以仿了。

夏老师您好，我想问下功能仿真与时序仿真之间是什么关系，我查的资料是说将器件的延时加入仿真中就是时序仿真。那这样的话如果功能仿真通过了，那么在时钟足够的情况下是不是时序仿真也一定能通过呢？我的程序后仿真出现了问题，我不知道还要不要去修改原来程序的逻辑，如果要修改，请问是应该着重修改哪些方面呢？

当时复制粘贴在另一个地方又写了一遍always#50 clk=！clk；这样就给抵消掉了，呵呵  相当愚蠢的错误，当时没敢网上写。