module cpldpt100(
// aux2ctl,
// aux1ctl,
// injctl,
// colctl,
// detctl,
pt100ctl,
dianjictl,
// dianjiA,
// dianjiB,
// dianjiC,
// dianjiD,
l430pt100,
// 430CTL0,
// 430CTL1,
// 430CTL2,
// 430dian0,
// 430dian1
l430dianctl
);
//input 430CTL0;
//input 430CTL1;
//input 430CTL2;
//input 430dian0;
//input 430dian1;
//output dianjiA;
//output dianjiB;
//output dianjiC;
//output dianjiD;
//output aux2ctl;
//output aux1ctl;
//output injctl;
//output colctl;
//output detctl;
output [4:0] pt100ctl;
output [3:0] dianjictl;
input [2:0] l430pt100;
input [1:0] l430dianctl;
wire[4:0] pt100ctl;
assign pt100ctl = (l430pt100 == 3'b000 ) ? 5'b11110 :
(l430pt100 == 3'b001 ) ? 5'b11101 :
(l430pt100 == 3'b010 ) ? 5'b11011 :
(l430pt100 == 3'b011 ) ? 5'b10111 :
(l430pt100 == 3'b100 ) ? 5'b01111 : 5'b11111;
wire[3:0] dianjictl;
assign dianjictl = (l430dianctl == 2'b00 ) ? 4'b0001 :
(l430dianctl == 2'b01 ) ? 4'b0010 :
(l430dianctl == 2'b10 ) ? 4'b0100 :
(l430dianctl == 2'b11 ) ? 4'b1000 : 4'b0000;
endmodule
那个 赛灵思的程序和 altera的程序不能通用的 我的是 veilog 写的
嵌入式系统