一般，逻辑分为FPGA 和ASIC 两类。FPGA 一般完成功能仿真（前仿真）就好了，延时不延时的，一般不会去做，之间上板测试了。但是ASIC 就不同了，前仿真完成后，就要进入后仿真阶段。 后仿真分两个大的阶段：网表仿真，带时序的网表仿真。 网表仿真就是对综合或DFT 后的网表进行仿真，执行系统级用例，看看综合或插入DFT链，有没有影响到功能； 带时序的网表仿真，是在网表仿真的基础上，加上延时信息，这时候，不光有楼主说的“传输延时”，还有“器件延时”，延时由标准延时格式（SDF）文件定义；将SDF延时信息加载到网表上的操作称为“反标”，反标后，进行的系统级仿真就是带时序的网表仿真，这个是最接近于真实情况的仿真。 在实际操作流程中，有时候网表仿真因为意义不是特别大，会被省略；但是在实际操作中，网表仿真这一步一般省不了，因为带时序的网表仿真定位问题比较困难，因此，要先在不带时序的网表仿真中解决问题。