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1. verilog中generate的用法（genvar） 9/46417 FPGA/CPLD 2012-04-20
  
  可以综合的，综合选项没设置对吧，generate是Verilog-2001的语法
2. 初学者，请教问题！！！1 7/2666 FPGA/CPLD 2012-03-01
  
  可能是你的library没加全 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all use ieee.std_logic_arith.all;
3. 使用quartus II 编译出错一直不懂为什么求助！！！ 9/7073 FPGA/CPLD 2012-03-01
  
  LogicLock是QuartusII里的一个工具，用于将设计中某个模块指定布局布线的区域。出现这个warning可能是你的QuartusII没有完全破解，如果其它操作没什么影响的话，可以将这个warning忽略
4. 【设计工具】高级FPGA设计结构、实现和优化 5/3566 FPGA/CPLD 2012-03-01
5. 【设计工具】高级FPGA设计结构、实现和优化 5/3566 FPGA/CPLD 2012-03-01

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