kyodshee 发表于 2018-7-31 19:09 我也遇到這個問題,不知道大大是否解了,

后来发现，是建立MB过程中，分配的给MB的存储空间太小的原因。

不行啊

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有人搞过吗？或者谁有VIVADO下的Microblaze例程，能分享下吗？

谢谢楼主

这里的中断是啥意思啊？？并没有啊！

笔误！使用的顺序是s0,s2,s1

@00750

本帖最后由 pinggougou 于 2015-5-24 01:23 编辑 library ieee;   use ieee.std_logic_1164.all;   use ieee.std_logic_arith.all;   --use ieee.std_logic_unsigned.all;      entity tx2ram is     port     ( clk     :in std_logic;     wrsig   :in std_logic;                       --串口接收模块有数据发来     waddr1  :out std_logic_vector(3 downto 0);   --RAM1写地址     raddr1  :out std_logic_vector(3 downto 0);   --RAM1读地址     waddr2  :out std_logic_vector(3 downto 0);   --RAM2写地址     flag1    :buffer std_logic;                    --ram1读控制信号，低电平有效     flag2    :out std_logic;                    --ram2写控制信号，低电平有效     wrb     :out std_logic   );   end entity;      architecture rtl of tx2ram is     type state is (s0,s1,s2);         signal s        :state;     signal wrsigbuff:std_logic;     signal wrsigrise      :std_logic;     signal waddr3 :std_logic_vector(3 downto 0); begin     wrb

Amanda-e 发表于 2015-5-21 09:37 我不知道在程序的哪个地方要赋初值，也不知道是哪个信号缺少初值。。

在定义信号和变量的时候赋给个初值就可以了。或者在modelsim里右键，force或者clock里填写 缺少初值，有的会仿真的时候自动生成，你不用管了。 有的如果不给赋初值，仿真结果会不对，显示一条红长线，这就需要赋初值啦。

00750 发表于 2015-5-21 22:39 你把寄存器当RAM用肯定资源占用率太高了，太浪费了！不知道你用的FPGA内部RAM资源怎么样，如果足够多，可以用block ram来实现。 看你的描述，用下图的方式来实现就可以了。

用fifo不行啊，我还有许多状态字需要提取出来。 所以用了双口RAM。 不过调试的时候出现了一些问题，另开一帖，请帮忙捉虫

chhbokay 发表于 2015-5-19 10:47 使用ram缓存数据，从而优化算法，减低资源利用率，以空间换时间，楼主的意思应该是这样。

以时间换空间？？

本帖最后由 pinggougou 于 2015-5-21 01:42 编辑

仙猫 发表于 2015-5-19 10:02 至少从字面上理解，现有的4路收发已占资源80%，要扩展成10路收发资源还够不够用是要首先考虑的。 因此做扩展时能否不再使用太多的新添资源，尽量复用现有逻辑，恐怕是个关键。 当然，没看到具体的东西无法准确判断。

没法复用的! 十路收发都是相互独立的，周期接收数据，然后组合成新的十路后周期发送出去…… 原来用定义数组的方法时，定义四个接收数组，四个发送数组，然后可以在一个时钟内直接拼接发送数组。 但是如果用ram的话，一个时钟只能取一个数据，这样的话，怎么拼接新的数组？

Amanda-e 发表于 2015-5-19 09:53 都说输出U是没有赋初值，但是我是新手，我不知道到底在哪该赋初值，求指点

testbench里，程序里，或者modelsim里都可以啊！

就是收到四路数据，从每路抽出一部分，然后组合成新的四路四路数据，发出去！

本帖最后由 pinggougou 于 2015-5-19 02:08 编辑 逻辑资源呀！因为我定义的数組来存储接收和要发送的数据，所以逻辑资源利用率比较高。然后发现fpga内有很多ram块资源没有用，想用起来！ 但是数据存在RAM块里后，如何实现从ram块里取收到的数据，然后对其进行重新排列组合，是个问题！

没有赋初值？？

00750 发表于 2015-5-13 21:37 如果拿示波器看出口处的波形正常，那就不是FPGA的问题了。 感觉你的描述前后有点矛盾呢？

就是单纯的串口收发，收到即转发，能够实现功能。 然后我加上ram和控制逻辑，先收十个数放进ram里，然后收满后，立即发出。譬如，我用串口调试助手先发给fpga十个十六进制“11”，然后fpga会立即反馈回来，应该是十个“11”，可是收到的数，却是前两个是“11”，后面八个就 乱起八糟啦%

00750 发表于 2015-5-13 08:53 你用modelsim做功能仿真时覆盖全了吗？另外，有没有做后仿？也有可能是时序问题啊！

没有做后仿！ 因为以前做后仿，总是做不对，但烧进去可以实现功能，所以就不再做后仿啦。 我做的是串口收发数据功能，用actel内部ram。单纯的串口收发是对的，然后加上ram和控制逻辑，功能仿真也是对的，可下到板子上，输进去相同的数据，就不对啦。但是，我用示波器接到出口处，看输出波形，也是需要的数据啊，可是用串口调试助手接收，结果却是错的……

00750 发表于 2015-4-22 11:33 APA600没用过，很久之前用过APA075，不过这两个片子的pll应该差不多，当时也碰到过它的PLL在低频的时候输出不正确的情况，具体原因也没有深究。你可以先输了高一点的频率，然后再用计数器分频，就是浪费点资源。

好的谢谢~