如果这个电路要实现什么电位器之类的功能显然是不靠谱的。除了上楼说的共导问题，光耦的CTR是一个一致性差距非常大的参数，自己做做实验可以，批量一致性无法把控。比如PC817，从性能最差的型号50-600%CTR到性能最好的PC817Y,150-300%CTR，稳定性范围也才缩小了一些。这个导致双光耦充放电电流不一致，每一块板出来的电压都会不一样。

MOS又不是一个开关，你这样会让MOS工作在线性区，烧毁MOS。设计意图可以理解，通过采样电阻R13去控制三极管Q4的输出，最终让MOS关断。问题是MOS的VGS并不是低于导通阈值就会关断的，还是在持续导通，这个时候MOS的Rds会根据驱动电压有线性变化最终让输出电流达到一个平衡值，并且这个值不会是0。输出电压是降低了，这是因为Rds增大以后分压全在MOS上，MOS承当了所有功耗。MOS能承受的电流是完全导通的情况下电压和电流组成的安全区，不是说线性区也能承受。你这个封装热阻是62°/W，连3W的功耗都承受不了，烧是正常的。

100ns的死区肯定是不够的，看datasheet这管子仅关断DELAY的时间就有100ns。再加上一级驱动芯片，驱动芯片本身也有延时。厂家一般标极限值，做样品可能运气好，关断延时低于标称，正好低于100ns，批量肯定会有共导炸管的。 振荡的问题也没法彻底消除，输出电流又不会凭空消失，电流也是有“惯性”的。MOS有寄生电容电感，PCB走线有寄生电容电感，负载的电感等等。电感是阻碍电流变化的，所以即使关断MOS，流过负载的电流不会立即变0。负载阻抗越小，电流越大，关断后必然振荡的幅度越大。减小的方法无非是加大栅极驱动电阻，减慢MOS关断速度降低dI/dt；修改驱动逻辑，通过MOS提供续流路径；插入振荡阻尼，但是这些都会影响整体效率。

没毛病啊，根据奈奎斯特，最低采样频率必须2倍f才能不失真。这里的F以2倍f为基准，所以fs=2f的时候，F=1。你假设fs=4f，算出来1/2是对的，因为归一化的基准是2f，不是1f。

  IGBT的速度是很慢的，相较MOS来说，200ns已经是很慢了。另外IGBT本质上是MOS和三极管组合的复合型器件，物理结构上就导致了关断的拖尾电流。拖尾电流的存在大幅降低了关断时dI/dt，大幅减小了震荡的发生。也因此IGBT还需要做负压关断，否则拖尾电流持续时间太长的话影响效率和死区，也影响关断的可靠性。  至于驱动频率，早期的IGBT一般极限做到18-20k的驱动，最新几代英飞凌有更高速度的IGBT。具体要做多大频率依然是要取决于所选管子的开通和关断延时+开、关的上升下降时间。

如果做TI器件的仿真，可以去TI下载PSPICE for TI，也是免费的。库里面TI的元件很齐全，新的开关电源芯片也都有， 还会定期在线更新元件库。因为TI做过大部分模拟器件，所以很多经典的二三极管，运放什么的都不需要另外导入。PSPICE除了速度慢点，没什么大毛病。另外得下载23版的，24版的库有点问题，安装后没有任何器件。

  其实很多行业都有35岁问题，关键是当你的身体曲线开始下滑的时候，经验和能力水平有没有上升，从而匹配相应的岗位。只不过有些行业曲线没有那么陡峭。软件转嵌入式，转行肯定是没问题，问题还是出在经验上。现在的企业都是比较急功近利的，他愿不愿意去招一个35岁零经验的嵌入式软件工程师？从就业经历上，企业如何去信任你的能力？   所以又回到前面的问题，对企业来说，同样经验不丰富，我为什么不找年轻人，有大把精壮小伙可以招。也就是说，就算降薪很多，企业也不太会去主动选择一个年龄和能力不匹配的人。所以说男怕入错行，女怕嫁错郎。转行一定要早，不是因为你转不动的问题，而是企业要不要你的问题。

空载发烫就是磁芯涡流损耗太高，要看磁芯材质了。如果是铁粉或者铁硅铝，就上不了300k的频率。或者在电感那串一个采样电阻，测量电感的电流波形，说不定哪里布板有短接的地方，有大电流经过电感。

不知道绕组是怎么设计的，从图纸标识来看，辅助绕组过来，VCC只有16V还要减去二极管压降。2844的开启阈值就是16V，没法开启。而且你母线串的电阻也太大了，那么多个500k，根本没法提供足够的启动电流。

因为饱和以后，磁芯中的磁畴已经有序排列，磁场不再增强。直观来说就是电感或者变压器不再能够储能，导致线圈不再呈现感性，相当于短路直通。这个时候如果控制回路不是单周期电流控制，必然炸管。

驱动频率是多少，首先就要保证频率不能落在人耳听觉范围内。其次只在带载瞬间响，就要看反馈环的设计是否合理。需要看一下输出波形，负载调整率怎么样，纹波怎么样，大概率调整好PI环就行了。不过看你这个输出是开环的？

描述得不是很清楚，具体是哪一块烧了，是电源芯片烧了？一般来说这种芯片本身有软启动，限流也比较快，所以排除过流。你得具体用示波器看一下上电的瞬时电压有多少，大概率是过压击穿。个人建议输入输出配置合适的电解电容，由于电源适配器线缆及PCB走线上的寄生电感，适当提高输入电容的ESR可以减少上电瞬间电压的过冲。如果空间受限，无法使用电解，建议保险丝换为0.5或1欧电阻也可解决问题，但是这样会增加功耗。如果你的自恢复保险丝是用于防反接的，建议放在二极管前面，这样才能起到反接保护。

这个几个元件构成了自举电路。实际上应了解N沟道MOS开通的基本条件：G大于S并且高于栅极导通条件Vth。显然通态时V+=反激电源输出电压，无法让MOS开通。这时就需要通过电容电压不能突变的特性，设计自举电路来保证Vg>Vs。这也就是为什么通常我们N MOS用在低端，S接地，或者P MOS用在高端，主要是方便驱动而已。但是高频P MOS的驱动电路不好设计，频率高了驱动电路功耗会很大，所以一般半桥拓扑的上半部分我们仍然会用N MOS设计，这时候就需要自举，随便找一个半桥驱动芯片的DATA SHEET就可以了解大概的情况。这里由于不了解你这个产品具体的应用情况，所以也没法分析为什么要设计N MOS在高端，猜测也许是为了利用MOS导通时前一段的线性区域来构筑恒流控制。通过稳压管控制自举电压钳位在2.4V，压制Vg在米勒平台下面，然后通过改变47K放电电阻可以控制MOS在放大区的工作状态，从而控制恒流大小。