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    1. 萌新,请教CPLD倍频 3/4097 FPGA/CPLD 2021-04-14
      Jacktang 发表于 2021-4-14 07:29 最好到500M,这么高的 要需要锁相环 问问老师什么方案
      老师现在让我最简单的输出两相PWM,移相角,占空比,频率可控,通过DSP给这些信息,CPLD编程实现PWM输出,整个设计就是做DSP的PWM模块细节上做不好的地方,然后让我做到这么高的频率,还要稳定,还要实现一些功能,让我自己考虑,比方说当DSP发出这三个信号变化或者占空比突然到0或者1的时候,CPLD输出的波形不能立刻变,要等到周期结束再变。大概是这个意思。

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