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1. VHDL设计组合电路，modelsim时序仿真中途输出不动态X 5/3898 Altera SoC 2020-05-10
  
  郝旭帅发表于 2020-5-10 09:00 根据你发出来的内容，看不出来，有什么问题
  那么请问如何在testbench中对输出端口初始化，在一位全加器图中显示了输出端口cout，sum状态是U(未初始化)？可能是这个原因导致波形是红线。
2. VHDL设计组合电路，modelsim时序仿真中途输出不动态X 5/3898 Altera SoC 2020-05-09
  
  郝旭帅发表于 2020-5-9 13:27 没图没真相
  第一张图是时序仿真开始前，显示输出b,eo,gs均是U，第二张图是仿真中途出现不定态X，第三张图是信号赋初值的情况，最后一张图是激励产生进程。谢谢！

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