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1. Verilog多个模块怎么整合到一块，然后通过下载线下载到FPGA里边呢，谢谢 11/36134 FPGA/CPLD 2017-11-08
  
  xuhongming 发表于 2014-5-13 16:22 如上面哪位前辈说的，将temperature、Two_to_ten、seven这三个模块分别进行编译，对某个模块进 ...
  你好，创建之后如何把图放在一起呢，都是单个图，创建的64位，每次打开都是32位的怎么回事呢

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