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1. 搜集的两份FPGA实现FFT程序 19/7440 电子竞赛 2018-03-10
  
  感谢楼主分享，顶一个
2. 【Altera SOC 体验之旅】（四）俄罗斯方块游戏的软硬件设计 7/6415 FPGA/CPLD 2016-11-26
  
  厉害厉害
3. 【Altera SoC体验之旅】+ 正式开启OpenCL模式 26/25462 FPGA/CPLD 2016-11-17
  
  qingfengmingyue 发表于 2015-9-25 17:20 师兄，我是研一的学生，也在做这个，方便留个邮箱吗？谢了
  我最近也在研究，方便留个联系方式一起交交流吗？
4. 百度文库下载器——办公小能手 80/13412 工作这点儿事 2016-06-30
  
  学习学习
5. Cyclone V 器件DDR的 oct_rzqin管脚如果没有接100欧姆电阻，会影响DD... 7/7664 FPGA/CPLD 2016-02-26
  
  chunyang 发表于 2016-2-26 16:35 手册中注明要加那就必须加。可以用带引脚型电阻搭焊。
  FPGA的这个管脚没有没有引出来，还怎么焊？另外，如果是这个管脚的影响，那用软核的时候是没有问题的，这个怎么解释呢？谢谢了
6. Cyclone V开发板试用报告六再谈硬核内存控制器 13/13118 FPGA/CPLD 2016-02-25
  
  input wire oct_rzqin //接100欧姆电阻，供校准使用，如果这个关键没有接100欧姆的电阻，会有什么影响吗？
7. TimeQuest_Timing_Analyzer快速入门教程 6/4472 FPGA/CPLD 2015-12-25
  
  感谢感谢
8. timequest快速入门实例及时序查看 3/1838 FPGA/CPLD 2015-12-25
  
  感谢分享
9. Altera DE1-SOC培训教材 545/98259 FPGA/CPLD 2015-12-24
  
  顶顶顶
10. Altera Cyclone V SoCKit开发板之初体验欣赏 19/7475 FPGA/CPLD 2015-11-15
  
  ou513 发表于 2015-11-14 08:08 不用FPGA的资源的，HPS这边自带了DDR控制器，只需在Qsys里面配置就可以了
  好的，多谢，麻烦了
11. Altera Cyclone V SoCKit开发板之初体验欣赏 19/7475 FPGA/CPLD 2015-11-13
  
  ou513 发表于 2015-11-11 11:36 很久没玩这个了，FPGA这边没有用过呢，现在用的是HPS的DDR3
  打扰了，再向您请教一个问题，用HPS访问ddr也需要例化DDR核吗？如果需要例化那占用的是FPGA偏上的memory资源吗？
12. Cyclone V开发板试用报告六再谈硬核内存控制器 13/13118 FPGA/CPLD 2015-11-11
  
  您好，我想问一下在使用硬核的时候那个cmd和fifo的时钟一般怎么选择，我心在使用硬核调试，发现DDR3核输出的waitrequest信号一直为高电平，请大神指点一二
13. Altera Cyclone V SoCKit开发板之初体验欣赏 19/7475 FPGA/CPLD 2015-11-11
  
  ou513 发表于 2015-11-11 11:36 很久没玩这个了，FPGA这边没有用过呢，现在用的是HPS的DDR3
  哦，好的，谢谢
14. Altera Cyclone V SoCKit开发板之初体验欣赏 19/7475 FPGA/CPLD 2015-11-11
  
  请问一下楼主，您用了DDR3的硬核吗？想向您请教点问题
15. Cyclone V开发板试用笔记二 DDR3的软核和硬核控制器 8/18405 FPGA/CPLD 2015-11-10
  
  请教一个问题，FPGA手册里面写着只有一个硬核，这一个硬核是限制了我不能例化两个UniPHY吗？还是说如果我选择了硬核，那就只能用单端口？请大神指点。

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