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已解决,谢谢。
以前对INOUT口的本质有误解,担心高阻状态影响读操作。
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XD数据总线定义成inout,有人说inout端口不能声明为reg型,事实上,我把XD在always语句中赋值时定义成reg型,编译并没有出错。
我想用这个办法来解决XD多驱动的问题。
谢谢指导。
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说到底,就是在FPGA中如何处理并口总线,特别是写操作时。
除了这两个模块外,FPGA还需要控制其他外设的访问时序,所以XD总线是大于2个的多个设备总线共用。
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谢谢。
原因我明白,就是不知道如何解决。
事实上,两种模块的片选地址在定义模块的读写时,是分开的,但FPGA编译时显然做不到智能判断,该如何定义呢?两个模块的输出都需要连接到数据总线上去。
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tri [15:0] XD;
将XD命为TRI也不行。。。
急盼。。。。