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1. 【原创教程】轻松搞定FPGA，手写VGA、触摸屏、贪吃蛇、钢琴、PS2鼠标VGA画笔、AD/... 129/32514 FPGA/CPLD 2023-08-22
  
  谢谢分享
2. Simulink与ModelSim联合仿真实现BLDC六步方波闭环控制系统 12/6338 电机控制 2022-05-16
  
  很不错，谢谢！！！
3. Altera DE1-SOC培训教材 545/97271 FPGA/CPLD 2022-03-08
  
  加油。
4. Altera DE1-SOC培训教材 545/97271 FPGA/CPLD 2021-07-24
  
  下载学习一下，谢谢分享！！！
5. 给大家推荐一本书《控制系统设计指南》 144/61360 工业自动化与控制 2020-09-29
  
  谢谢分享！！！
6. PCB设计资料大全 17/297 电机控制 2019-08-12
  
  资料还是不错的。谢谢分享。
7. spwm超级无敌stm32步进电机控制教程 256/166039 电机控制 2018-12-06
  
  谢谢分享:)
8. 经典的电机驱动文档 13/3464 电机控制 2018-12-06
  
  谢谢分享
9. 电机电角度波形采集 10/4476 电机控制 2018-12-06
  
  studyking 发表于 2018-6-20 09:24 电气角度，机械角度测出来也么有啥实用价值吧
  电气角度等于机械角度乘以电机的极对数
10. 什么是伺服电机，伺服电机知识汇总 7/3012 机器人开发 2018-12-06
  
  谢谢分享，学习学习。
11. 白丁DE1-SOC资料汇总 28/8771 FPGA/CPLD 2018-11-15
  
  学习一下，谢谢。
12. 3*3窗口生成模块，用于生成滤波的滑动窗口，得到窗口内的所有元素数据 5/3414 FPGA/CPLD 2016-08-26
  
  5525 发表于 2016-8-26 07:28 开始都有的这样画个简单的模块图，理一下图像数据流，在sim上一步一步确认静下来看吧。
  现在正在一步步的看输出。
13. 3*3窗口生成模块，用于生成滤波的滑动窗口，得到窗口内的所有元素数据 5/3414 FPGA/CPLD 2016-08-25
  
  5525 发表于 2016-8-24 21:37 代码找了下，没有发现现成的。自己可以用 DFF 做出水平的3，再用RAM/FIFO做出垂直的3，测试用这个 ...
  我自己也写了一个，但是测试的时候不知道为什么就是没有输出，检查不出来哪里错啦。{:1_85:}
14. 3*3窗口生成模块，用于生成滤波的滑动窗口，得到窗口内的所有元素数据 5/3414 FPGA/CPLD 2016-08-24
  
  5525 发表于 2016-8-24 21:37 代码找了下，没有发现现成的。自己可以用 DFF 做出水平的3，再用RAM/FIFO做出垂直的3，测试用这个 ...
  我也是这样做的，不知道为什么就是没有输出，不知道是哪里出错了。
15. de1教程从.SOPCINFO生成.h头文件 19/10133 FPGA/CPLD 2016-07-13
  
  全部都是泡馍发表于 2016-7-12 22:02 quartus和SOC-EDS要安装在同一个目录文件下，不知道你的是不是这个问题
  恩我安装的是在同一个路径下面，但还是会出现这样的问题。
16. 有人用过的加法器和FIFO实现累加器么？ 25/6023 FPGA/CPLD 2016-07-08
  
  5525 发表于 2016-7-8 11:57 情况B : 分计算和累加两个部分计算部分（示例）：做成一个模块，计算延时固定，且不支持pipeline,需要 ...
  恩好的我在试试。非常感谢
17. 有人用过的加法器和FIFO实现累加器么？ 25/6023 FPGA/CPLD 2016-07-08
  
  5525 发表于 2016-7-7 22:50 情况B，读FIFO的使能，直接延时几级，中间的差分做计算模块的开始触发，计算又是一样的模块，出结果的 ...
  昨天试着写一下，仿真不对，B这种情况一个加法器可以实现吗？谢谢。
18. 有人用过的加法器和FIFO实现累加器么？ 25/6023 FPGA/CPLD 2016-07-07
  
  5525 发表于 2016-7-7 22:30 OK, 开始最好画个简单的时序图，把普通的本子，平过来画就行。写代码，看波形，都是能清楚方向。
  恩情况A我画了可以用一个FIFO和一个加法器实现，仿真也是对的。情况B 我就不知道怎样用一个FIFO和一个加法器去实现，画了感觉都不对，可否指点一下。谢谢。
19. 有人用过的加法器和FIFO实现累加器么？ 25/6023 FPGA/CPLD 2016-07-07
  
  5525 发表于 2016-7-7 21:40 这个可不可以，是你说了算，要实现什么功能你自己清楚 A和B 只是把面积和速度的概率给大家看，FPGA ...
  因为我也是看到这个帖子之后就想试试看看能不能实现多个数的累加用楼主的那个思路，在器件方面只用一个加法器去实现它，能兼顾速度和面积。
20. 有人用过的加法器和FIFO实现累加器么？ 25/6023 FPGA/CPLD 2016-07-07
  
  5525 发表于 2016-7-7 11:23 Cacl B.png 框图会有，N个计算模块和一个累加器这位网友，这个只是一个示例，你具体是要实现什么， ...
  非常感谢您的解答，我想的是对于A 和B 这两种情况，可不可以只用一个FIFO和一个加法器去实现。谢谢。

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