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多多关注!
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欢迎加技术交流群:97925396
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lizm215 发表于 2018-11-19 10:33
帖子不错,棒
可以加技术群,大家交流下
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请大家继续关注,会继续分享
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star_66666 发表于 2018-11-12 18:09
抄袭??????
当然不是啦,分享
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大家学习学习,互相交流下
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star_66666 发表于 2018-7-19 12:30
好难度大的啊,好公司
就快秋招了,有兴趣的同学可以下载学习:)
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本次公开课主题:FPGA中原码、补码和小数的运算
公开课时间:2017年12月30日,星期六20:00
参加方式: 加入QQ群97925396
欢迎有兴趣的朋友参与!
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本次公开课主题:FPGA中原码、补码和小数的运算
公开课时间:2017年12月30日,星期六20:00
参加方式: 加入QQ群97,92,53,96
欢迎有兴趣的朋友参与!
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本帖最后由 njiggih 于 2017-12-13 15:56 编辑
无论是学习还是工作中,难免都要阅读他人的代码。但这一过程许多人都感觉非常痛苦:不明白作者的意图,不明白为什么要有这个信号,这个信号有什么用,作者到底是如何想到这个信号的。理解代码都非常困难,更别说是定位问题,修改错误了。其实阅读他人代码不痛苦,关键是用正确的思维方式和阅读方法。本期公开课,潘老师将教授大家如何高效地阅读他人代码,快速实现学习和完成项目的目的。
http://www.mdy-edu.com/product/586.html
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谢谢大家支持,我们将继续更新资料,尽最大可能帮助支持者
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quincyqin 发表于 2017-5-24 09:18
学习一下呀呀
谢谢大家支持,我们将继续更新资料,尽最大可能帮助支持者
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FPGA设计技巧之gVim设计模板
FPGA工程师都知道,Verilog代码绝大部分都是always语句,结构基本上都是一致的,为了减少重复性的工作,让工程师专注于设计实现,明德扬精心制作了常用模板,只要你安装好明德扬提供的GVIM,就能使用这些模板了。
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谢谢:):):)
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:)谢谢
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本帖最后由 njiggih 于 2017-4-21 11:13 编辑
1.1[url=http://www.mdy-edu.com/article_cat/info?id=93]6位2级流水灯加法器[/url]
明德扬至简设计法设计的16位2级流水灯加法器,应用流水线规则的加法器,只需要很少或者根本不需要额外的成本。
2.8位verilog加法器
用Verilog HDL来描述加法器是相当容易的,只需要把运算表达式写出来即可,本案例用加法运算符实现了8位加法器的功能。
3.明德扬至简设计法设计的IP核加法器
明德扬至简设计法设计的IP核加法器,在Quartus II 和ISE中都有加法器的IP core,可以完成无符号数和有符号数的加、减法,支持有符号数的补码、原码操作及无符号数的加、减操作,引入了最佳流水线操作,可以方便的为用户生成有效的加法器,用户可以根据自己的需要来完成配置加法器 ,本案例用Altera和Xilinx的IP核实现了26位加法器的功能。
4.明德扬至简设计法设计的8位串行乘法器
明德扬至简设计法设计的8位串行乘法器,利用左移,然后相加,根据二进制数的权位来决定左移几位,实际上乘法结果就是被乘数乘以每一位乘以模(10)的N次方的累积和。
5.4位流水线乘法器
明德扬至简设计法设计的4位流水线乘法器,比串行乘法器速度快很多。
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yangyangsasa 发表于 2017-4-15 23:35
一起学习,共同提高
好资料 当然要分享{:1_102:}
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落日旌旗 发表于 2017-4-8 20:17
谢谢分享
:):)
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deluxe7 发表于 2017-4-8 20:19
谢谢楼主,过来看看
多谢回帖啦:)
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naobie 发表于 2017-4-7 14:48
好东西,赶紧看看
{:1_138:}好的东西当然要分享啦!