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1. 在生成设备树dtb文件时报错 1/3328 Altera SoC 2022-04-11
  
  只能手动修改了，我就是采用自动加手动
2. AD14.3 ：PCB中制作任意LOGO 25/16537 PCB设计 2022-04-07
  
  qwqwqw2088 发表于 2016-5-19 10:19 1，先把你的LOGO正确贴出 2，2楼沙发已经给出制作LOGO的方法 3，再送按2楼方法，必备的一个小软件
  谢谢
3. 用verilog设计数字电路之前都要画一画系统架构图吗？ 10/4370 FPGA/CPLD 2019-06-20
  
  写hdl代码，就是画电路图，没电路基础，最好不要学
4. MSP432的MCU实现语音识别技术 2/2172 微控制器 MCU 2019-06-20
  
  不错的资料
5. 公司内部DDR走线培训资料 444/39827 PCB设计 2019-06-06
  
  这么神密
6. 在MicroPython中添加外部C模块的方法 51/9524 MicroPython开源版块 2019-04-18
  
  :loveliness:
7. 请问如何用verilog实现一个迭代方程呀? 9/5599 EE_FPGA学习乐园 2019-03-26
  
  好多人都给你答案了，还不会，总不能让人家给你现成的代码吧！！！！
8. xilinx器件中调用稍微复杂点的IP，都会涉及到AXI,现在分享一个相关文件 6/2805 FPGA/CPLD 2019-03-26
  
  收下
9. 求助DE1-SOC开发板HPS与FPGA内存共享例程 2/3509 Altera SoC 2019-03-25
  
  列程我有，有需求可以连系我，关键是驱动的编写，
10. 求这块altera soc开发板培训资料 3/3278 Altera SoC 2019-03-25
  
  向友晶要，我用过，我以前就是向友晶直接买的开发板，资料要自已下载
11. 布板的时候你是先布地线还是信号线？ 60/38274 模拟电子 2018-11-27
  
  先信号线，后电源，再地
12. 此电阻一般用在何处 21/3064 RF/无线 2018-11-27
  
  用在大功率电机杀车上比较多
13. 此电阻一般用在何处 21/3064 RF/无线 2018-11-27
  
  用在大功率电机杀车上比较多
14. LVDS接收 6/2758 Altera SoC 2018-11-16
  
  BIT_Wang 发表于 2018-11-15 14:38 补充：设计了一个FPGA处理板，驱动一款图像传感器，传感器发送8对LVDS数据信号，我用FPGA接收，PCB设计中差 ...
  Altera 里我没看到过iodelay，但是你这种情况我也碰到过，我一般是通过时序分析解决的。你不会吧，有一个简单的方法，把主要的几个信号放到逻辑分析里，实时采集波形看一下，Quartus 会自动给你添加时序限制的，有时候也能成功。最后祝你成功！！:)
15. LVDS接收 6/2758 Altera SoC 2018-11-15
  
  首先要保证你的PCB没问题，接下去时序分析要正确，所以提问要详细些，
16. 大家比赛用哪种类型单片机？ 117/79168 电子竞赛 2018-11-06
  
  我现在能用51就用51，没办法就用GD32,支持国产
17. ddr3初始化失败 7/9943 Altera SoC 2018-10-31
  
  你用的是硬核还是软核，我以前也碰到过问题，我用的是硬核，当时我在DDR3 IP里改了些参数，让我调通了，你也可以试着改一下，这种问题一般是PCB布线没布好引起的，
18. 在DE1-SoC 运行Linux问题 4/2937 Altera SoC 2018-04-23
  
  换个内核试一下
19. 自已做的socfpga板子ECC功能起动成功！！！！ 35/14719 Altera SoC 2018-03-14
  
  msbkobezhou 发表于 2018-3-13 15:19 最近想设计一款自己的SOC板子，hps 和fpga下载配置这块一直没搞懂，想问楼主几个问题，楼主板子上下载口 ...
  不是同一个，ＨＰＳ端的程序防真用ＨＰＳ端的ＪＴＡＧ口，我用的是linux,一般不用这个口，直接用printf调试工
20. 利用FPGA运放将输入信号整形成一个占空比为50%的方波 19/5629 EE_FPGA学习乐园 2018-01-03
  
  用FPGA的话，可以用200M时钟采样你的1M时钟，得到整形后的信号，再用脉宽过滤一下，再计数，就能解决问题