inout [7:0] data_bus;           // 8 bit bidirectional data bus input pro_clk;                  // Host Processor clock input [1:0] addr;               // A1 and A0, lower bits of address bus input CS;                       // Chip Select input WR, RD;                   // Write and read enables 这几个看起来是跟处理器的接口（EMIF），spi主设备一般通过一套总线连到CPU上，由CPU来对其进行控制 output [7:0] ss;  是SPI的片选，这里有8个片选输出，即这个主设备可以挂8个从SPI设备，每个设备用一个片选，mosi和miso以及sclk是所有spi从设备公用

呵呵，好东西啊，学习下， FPGA做并行运算加速很有优势啊，有前途

用的是altera或xilinx的FPGA的话，可以直接调它的乘法器ip实现，1位符号位，14位整数，6位小数，可以按21位的定点整数生成乘法器，运算结果是42位，运算结果[11:0]的12位是小数部分，随后是是整数部分和符号位， 输入、输出都是补码的； 不想用补码，用原码的话，可以生成20位x20位的乘法器，两个符号位做下异或做最终的符号位

好像现在cyclone4好像比较便宜了，cyclone2/3的因为停产或减产反而有涨价的 采集的话最好用AD出来的时钟，这样时钟和数据是同源的，而且这个频率比较高，FPGA设计时注意做下时钟和输入数据的input_delay约束