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1. 这个是用quartus实现的一部分，但是出错了 6/1896 FPGA/CPLD 2022-11-16
  
  你可以重新生成下ram，在quartus里面
2. 这个是用quartus实现的一部分，但是出错了 6/1896 FPGA/CPLD 2022-11-15
  
  你这应该是ram的ip核吧不太明白你说的错误是啥意思，如果想改变ram里的值，可以例化的时候添加mif文件
3. 记录一次竞争与冒险的实测（HDL代码中的组合电路的信号作为时钟，毛刺带来的影响） 7/8321 FPGA/CPLD 2022-11-08
  
  大概看了下你的代码，很多地方不规范，或者说Verilog不建议这样写，找一个Verilog设计规范，会避免很多问题，也会对设计有一定的提升
4. fpga图像处理如何学习 2/2777 FPGA/CPLD 2017-03-25
  
  补充楼上，是学算法，可以看看matlab相关的东西，然后用fpga实现就行了
5. 新手准备开始学习FPGA，开发板的选择，dalao们进来给建议 9/4712 FPGA/CPLD 2017-03-17
  
  ALTERA最好上手，软件做的傻瓜版，好操作！
6. wire[3:0] key_an = key_rst_r & (~key_rst);... 6/3710 FPGA/CPLD 2017-03-17
  
  其实就是一个采沿的操作
7. wire[3:0] key_an = key_rst_r & (~key_rst);... 6/3710 FPGA/CPLD 2017-03-17
  
  自己画个图，你会发现&得到的是一个周期的高电平，位置就在上升沿那里！
8. 请问如何申请license？ 7/5430 FPGA/CPLD 2017-03-15
  
  网上找破解
9. 二手淘了个板子，来上个贴 13/3104 FPGA/CPLD 2017-03-14
  
  多少钱！
10. 关于FPGA的并行串行 3/2707 FPGA/CPLD 2017-03-13
  
  谁说是一条线！！！！！就是8条！
11. FPGA的一点配置问题 2/5126 FPGA/CPLD 2017-03-02
  
  pin脚不够了，他布不过去了！
12. sdram时钟相移计算中，fpga的延时参数在哪里找？ 6/4733 FPGA/CPLD 2017-02-10
  
  一般情况下把输出上到IOB，输出时钟上ddio就ok了，基本都能满足时序的！！！你去了解一下吧！挺重要一个东西！
13. Quartus无法打开Modelsim仿真怎么办？ 7/10709 FPGA/CPLD 2017-02-10
  
  建议找个modelsim教程，学习单独用modelsim仿真，不要关联quartus！！！这样更通用！
14. sdram时钟相移计算中，fpga的延时参数在哪里找？ 6/4733 FPGA/CPLD 2017-02-09
  
  你这个是tco哦，是硬件参数，不是你能改的！！！你现在要做的是你的输出信号给到下级芯片以后，下级芯片要满足他自己的建立时间和保持时间，如果不满足你就要调整你的输出信号与输出时钟之间的相对关系，这个一般用output delay进行时序约束，这个时间可以去chip planner里面看，里面有个闹表一样的东西，点到路径上就显示时间了！具体的想不起来了，你自己研究研究吧！
15. Altera SOC FPGA起动步骤，是我经过一年多的实践总结出来的，现在拿出来同大家分享... 11/12038 FPGA/CPLD 2017-02-08
  
  被抄了说明你分享的东西有用，有价值！！！！这是对你极大的肯定啊！！哈哈
16. 状态机跳转错误 4/4657 FPGA/CPLD 2017-01-21
  
  时序问题，你状态跳转是组合电路完成的，所以你要保证所有的跳转条件都在这个时钟域上才行！！！如果有别的时钟域就会出现意外的值！！！！
17. sdram时钟相移计算中，fpga的延时参数在哪里找？ 6/4733 FPGA/CPLD 2017-01-20
  
  不知道你要找什么延时，一般fpga内部，比如寄存器到寄存器，pin到pin，reg到pin这些延时在time quest里，还有chip planner里面也有！
18. 关于数字滤波器的设计 2/2157 FPGA/CPLD 2017-01-11
  
  要符合奈奎斯特采样定理！！！！你可以分析一下那些你不需要的频谱，是不是在镜像上，具体细节我也有点想不起来了。。。以前做滤波器是用matlab里的fdatool设计滤波器！！！你可以了解一下！
19. 如何看具体有哪些实例原件？--初学者 1/1830 FPGA/CPLD 2017-01-04
  
  综合看rtl电路
20. 如何将我下面的代码，加进去一个按键的电平触发（CPM），让时钟开始计数 2/2346 FPGA/CPLD 2017-01-04
  
  如果是按住一直有效就用 if(电平) 如果是按一下起一次作用就采沿，采个上升沿或者下降沿，要去抖

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