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夏老师，你好，我现在需要把FFT输出的数乘以另外一个数，fft后数输出的位数宽度为26位，被乘的数也是26位，那么我做一次乘法的结果位数就会增加一倍，若做很多次乘法那么位数岂不是越来越大，有什么好的方法可以进行数据截位的了，我去乘法输出结果的高26位后数据不是我想要的，请问有什么好的方法吗？谢谢
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我把altera的FFT ip核放到modelsim中仿真，输入的信号都是严格按照规定输入的，为什么输出的波形中source_valid有一部分会为0了，但是我在quartus中却是对的。如图。
[ 本帖最后由 smart0604 于 2011-3-22 14:27 编辑 ]
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谢谢夏老师，我会努力的。
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夏老师，请问现在公司中的硬件工程师工作内容都是什么啊，现在也有逻辑工程师的岗位，请问这些岗位都有什么利弊了。感谢夏老师的指导。
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夏老师，我仔细看了下quartus转换的verilog代码，发现有错误，怎么quartus还会转换有错误啊，我应该怎么使用原理图了了，不然再modelsim上都不能正确仿真了，对了，夏老师，我现在的水平对于写verilog代码都没有什么问题了，也可以在FPGA上运行实现了，请问我该在什么方面努力来进一步提高自己的水平啊，可以有什么我这个阶段的推荐的读物吗？谢谢夏老师了。
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这个是在quartus中的block图我把它转为verilog再在modelsim中仿真，可是结果不对， 请问夏老师这是为什么啊？
[ 本帖最后由 smart0604 于 2011-3-8 10:45 编辑 ]
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我在160M的时候时序仿真的时候就是正确的，但是200M的时候就不正确了，但是fmax说是222M，怎么连200M都达不到啊？
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为什么我的quartus报的fmax为222Mhz，但是我在quartus中仿真时把时钟设置在
200Mhz，仿真结果就不对啊，郁闷。
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出现这个毛刺是什么原因啊，夏老师，请指教
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恩，就是把数字量显示转变成幅度值再缩小后看到的阶梯波形。
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毛刺好像是周期性的
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夏老师，又有问题请教你了，为什么我在quartus中编译出来185MHz频率的工程，在180M的情况下运行，AD采样出来用signaltap看到的信号还是有毛刺啊，奇怪啊。望夏老师指点。
[ 本帖最后由 smart0604 于 2011-1-5 16:34 编辑 ]
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夏老师：为什么我在用quartus 9.1的时候logiclock功能没有content back annotation选型卡了，没有这个选项卡我怎么反标注来实现logiclock功能啊
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多谢夏老师，问题解决了。
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quartus报错：
Error (10170): Verilog HDL syntax error at cordic.v(35) near text "adder_x00"; expecting "
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begin
if(dainy[DATA_WIDTH-1]==1'b0)
begin
dainx_i
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夏老师：那为什么我把时钟放到全局时钟网络skew还这么大啊，不是说全局时钟网络skew很小的吗？
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夏老师：
你好，我设计了一个设计，是全同步的设计，基于Cyclone iii设计的，我现在想要他的fmax跑到200Mhz，现在正在优化时序，但是我看到clock的skew占了很大的时钟周期，我也把clock分配到了全局时钟网络，但是clock的skew仍然有10多ns，请问有什么方法可以减小这个skew吗？谢谢！
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看看，呵呵
FPGA/CPLD