jackfrost 发表于 2015-1-21 09:35 SALEAE LOGIC软件很好用，这里必须感谢原作者，软件是到他官方网站下下载的。他的软件界面是我见过最友好的 ...

楼主，你好，最近也在用AD7685做采样，遇到一个问题，还麻烦楼主帮忙解答一下呀。 1、我使用的是4线带忙时序，用的是fpga控制的。 2、程序中我SCK一直有10MHz时钟，并且也利用这个时钟检测转换完成SDO有下降沿。然后开始读数据。在SCK的下降沿读取。现在有一个问题是，转换完成SDO有一个下降沿，检测这个下降沿有时候刚好在SCK的边沿。所以有时候检测不准，导致读取数据会少了最高位。不知道楼主知道怎么解决吗？ 3、具体程序和signalTap获取的时序如图。 4、非常感谢楼主的帮忙，此外楼主有QQ吗？能方便告诉我吗？再次感谢你。 附代码： module adc_7685new ( input clk_10M, input SDO, input rst_n, output reg CNV, output reg SDI, output SCK, output reg out_available,////one conversion over give high output reg[15:0]DATA ); reg[16:0]adc_data; assign SCK=clk_10M; reg[4:0]st1; reg rd_en; always@(negedge clk_10M or negedge rst_n) begin if(!rst_n)begin     out_available

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本帖最后由 paulhyde 于 2014-9-15 03:20 编辑 每个点转化时间太长了。每一个clock时间减小。或者还可以把板子时钟配置高一点。