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1. ISE VHDL 如何通过端口给二维数组赋值呢？ 1/7143 FPGA/CPLD 2012-11-29
  
  :congratulate: :congratulate: :congratulate:
2. ISE VHDL 如何消除锁存器 1/2853 FPGA/CPLD 2012-11-19
  
  :) :) :)
3. Xilinx VHDL RAM 的初始化 6/7254 FPGA/CPLD 2012-10-29
  
  同问
4. Xilinx VHDL 时序问题怎么解决 9/2919 FPGA/CPLD 2012-10-29
  
  那多少合适呢？是根据什么确定时钟周期呢？有规定吗？
5. Xilinx VHDL 时序问题怎么解决 9/2919 FPGA/CPLD 2012-10-29
  
  谢谢指点，还是有问题。 when S1_FETCH=> rena
6. Xilinx VHDL 时序问题怎么解决 9/2919 FPGA/CPLD 2012-10-27
  
  给点建议好吗？
7. 【设计工具】《深入浅出玩转FPGA》PDF 光盘资料 2775/223291 FPGA/CPLD 2012-10-20
  
  :titter: :titter: :titter: :titter: :titter: :titter: :titter: :titter: :titter: :titter:
8. xilinx RAM IP CORE 有没有办法按照地址初始化呢？ 6/4006 FPGA/CPLD 2012-10-18
  
  搞定了。感激不尽。。。 :congratulate: :congratulate: :congratulate:
9. xilinx RAM IP CORE 有没有办法按照地址初始化呢？ 6/4006 FPGA/CPLD 2012-10-18
  
  不好意思，能说的再清楚一点吗？生成 ram ip 的时候不是通过导入coe文件初始化吗？ [ 本帖最后由 dongxh 于 2012-10-18 03:58 编辑 ]
10. xilinx RAM Block "ENA" 问题? 9/6926 FPGA/CPLD 2012-10-09
  
  原帖由仙猫于 2012-10-5 10:16 发表 [url=https://bbs.eeworld.com.cn/redirect.php?goto=findpost&pid=1385185&ptid=349334][/url] 那就是接错线了呗，建议好好参照下coregen给出的接口代码。
  问题解决了，删了14.2装了14.1就ok了。坑爹呀，困扰了一个星期。而且感觉14.1更快一些。
11. xilinx RAM Block "ENA" 问题? 9/6926 FPGA/CPLD 2012-10-05
  
  DRAM是我IP核的名字 simple Dual Port RAM，例化以后接线。语法检查报错 Illegal redeclaration of module 。我是新手，已经折腾一天了，还没弄出来。求楼主赐教，感激不尽，感激不尽。。。
12. 【设计工具】《深入浅出玩转FPGA》PDF 光盘资料 2775/223291 FPGA/CPLD 2012-09-18
  
  非常喜欢特权同学的书啊，下来看看，谢谢分享，希望没有损坏
13. 【设计工具】《深入浅出玩转FPGA》PDF 光盘资料 2775/223291 FPGA/CPLD 2012-09-18
  
  该资料已和论坛的资料重复！

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