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1. FPGA DSP EMIF通信 6/6973 DSP 与 ARM 处理器 2013-06-24
  
  不知楼主现在fpga与dsp通信搞出来了没？我现在正在做这个，可以指导一下吗？
2. FPGA DSP 通信，用EMIF接口 5/5485 FPGA/CPLD 2013-06-24
  
  应该还得有ARE,AOE,CE等这些控制信号呢吧？要不然他们以什么方式传呢？
3. FPGA与DSP通信研究及代码 14/5145 FPGA/CPLD 2013-05-29
  
  你用FPGA给DSP中断了吗？
4. FPGA与DSP通信研究及代码 14/5145 FPGA/CPLD 2013-05-29
  
  请问你是怎么做的，可以具体交流一下吗？我的qq418974516
5. FPGA DSP 通信，用EMIF接口 5/5485 FPGA/CPLD 2013-05-29
  
  请问是只能用RAM 吗？fifo可以吗？
6. FPGA DSP 通信，用EMIF接口 5/5485 FPGA/CPLD 2013-05-29
  
  请问是只能用双口RAM吗？用FIFO 可以吗？
7. FPGA与DSP通信研究及代码 14/5145 FPGA/CPLD 2013-05-28
  
  请问我FPGA用FIFO实现与DSP通信该怎么实现呢？
8. 求教关于《深入浅出玩转fpga》中sdram实验 22/9590 FPGA/CPLD 2013-01-09
  
  网上特权同学的SDRAM程序写一行与写下一行之间有一段时间是空操作，浪费了很多时间，哪位大神知道怎么样把这段时间缩短呀？附图如下：
9. 求教关于《深入浅出玩转fpga》中sdram实验 22/9590 FPGA/CPLD 2012-09-12
  
  可以加您的QQ吗？我还有一些问题想要请教，我的是418974516
10. 求教关于《深入浅出玩转fpga》中sdram实验 22/9590 FPGA/CPLD 2012-09-11
  
  请问上面说的DQM的问题需要改吗？还是只是修改的部分是sdram_wr_data.v中的数据写入控制部分，以及sdram_ctrl.v中的sdram_wr_ack与sdram_rd_ack这两个信号的赋值上，主要是要配合数据总线使wrfifo的读信号与数据总线占用同步，rdfifo的写信号与数据总线占用同步。修改要参考工作状态机work_state_r的转换时序。
11. 求教关于《深入浅出玩转fpga》中sdram实验 22/9590 FPGA/CPLD 2012-09-10
  
  请问楼主您用的SDRAM芯片是什么型号啊？程序是在ISE上实现的还是在quartus 2上实现的呀？
12. 求教关于《深入浅出玩转fpga》中sdram实验 22/9590 FPGA/CPLD 2012-08-29
  
  希望楼主如果把问题解决了，告诉我一下，我的qq 418974516,楼上的如果有哪位解决了也请告我一下，谢谢了！
13. 求教关于《深入浅出玩转fpga》中sdram实验 22/9590 FPGA/CPLD 2012-08-29
  
  我也遇到了同样的问题，请问楼主解决了吗？

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