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1. quartus 12.1版本的软件怎么生成不了仿真文件呢？ 4/3239 FPGA/CPLD 2014-12-11
  
  白丁发表于 2014-12-10 19:06 32个错误64个警告，找找吧
  找不到错误和警告的内容的，点确定就关闭了，就只有退出IP核生成了。{:1_122:}
2. fpga功耗问题 6/2950 FPGA/CPLD 2014-12-08
  
  问题解决了，修改了程序上的初始值，电流就降下来了，功耗也就降下来了，可能是资源用的太多了吧。
3. fpga功耗问题 6/2950 FPGA/CPLD 2014-10-20
  
  coyoo 发表于 2014-10-17 09:10 哪家的片子？
  altera的片子
4. 布局布线之后某些模块并没有占资源问题 3/3442 FPGA/CPLD 2014-08-15
  
  coyoo 发表于 2014-8-14 10:15 这些模块的输入和输出并未实际连接；所以编译器任务这些模块在实际中是不使用的，就优化掉了，也即电路实际 ...
  非常感谢你的回答，可不可以再请教一下，可不可以设置他们不被优化掉，因为那些模块是根据条件来选择使用过不使用的。我的工程中的PLL也有这样的问题，PLL输出的时钟是选择使用的，一次只能用一个输出，但quartus布局布线只布一个时钟，程序内改变参数我就要换另一个时钟的，但是quartus并没有布线啊。有没有办法让quartus不优化掉暂时不用的信号？谢谢啦！
5. ddr2管脚dq，dqs分配出错了 3/3359 FPGA/CPLD 2014-05-06
  
  chenzhufly 发表于 2014-4-23 10:36 管脚分配冲突吧
  我现在只配dqs，dq都没配，还是出错呀，怎么破？
6. altera 的FFT核modelsim仿真错误 6/5032 FPGA/CPLD 2014-04-10
  
  问题解决了，modelsim仿真IP核使用.vo文件代替.v文件，就没有错误了。
7. altera 的FFT核modelsim仿真错误 6/5032 FPGA/CPLD 2014-04-04
  
  quartus 里编译没有错误的，modelsim仿真就出错了
8. 多个PLL使用的问题 15/9398 FPGA/CPLD 2014-02-26
  
  wangzhf1990 发表于 2014-1-27 13:02 编译通不过提示什么？
  我想这么连接，但是编译出错了，求指教，错误是： Error: Clock input port inclk[0] of PLL "pll1:inst12|altpll:altpll_component|pll" must be driven by a non-inverted input pin or another PLL, optionally through a Clock Control block Info: Input port INCLK[0] of node "pll1:inst12|altpll:altpll_component|pll" is driven by clkopt:inst9|Mux0 which is COMBOUT output port of Combinational cell type node clkopt:inst9|Mux0
9. 多个PLL使用的问题 15/9398 FPGA/CPLD 2014-02-26
  
  枫叶知秋发表于 2014-1-14 16:46 可以吧，为什么编译不通过呢？出现啥错误了？
  我想这么连接，但是编译出错了，求指教，错误是： Error: Clock input port inclk[0] of PLL "pll1:inst12|altpll:altpll_component|pll" must be driven by a non-inverted input pin or another PLL, optionally through a Clock Control block Info: Input port INCLK[0] of node "pll1:inst12|altpll:altpll_component|pll" is driven by clkopt:inst9|Mux0 which is COMBOUT output port of Combinational cell type node clkopt:inst9|Mux0
10. 多个PLL使用的问题 15/9398 FPGA/CPLD 2014-02-26
  
  kdy 发表于 2014-2-17 17:45 能的
  我想这么连接，但是编译出错了，求指教，错误是： Error: Clock input port inclk[0] of PLL "pll1:inst12|altpll:altpll_component|pll" must be driven by a non-inverted input pin or another PLL, optionally through a Clock Control block Info: Input port INCLK[0] of node "pll1:inst12|altpll:altpll_component|pll" is driven by clkopt:inst9|Mux0 which is COMBOUT output port of Combinational cell type node clkopt:inst9|Mux0
11. PLL使用出错 6/4049 FPGA/CPLD 2014-01-06
  
  还是没解决，求指教。。。。。。
12. PLL使用出错 6/4049 FPGA/CPLD 2014-01-06
  
  Error: Clock input port inclk[0] of PLL "pll2:inst73|altpll:altpll_component|pll" must be driven by a non-inverted input pin or another PLL, optionally through a Clock Control block Info: Input port INCLK[0] of node "pll2:inst73|altpll:altpll_component|pll" is driven by clkopt:inst57|Mux0 which is COMBOUT output port of Combinational cell type node clkopt:inst57|Mux0
13. QUARTUS 仿真产生的tbl文件怎么输入到matlab中画图？ 5/5208 FPGA/CPLD 2013-11-03
  
  写一个matlab程序，将数据已字符存储，在转成10进制数。
14. vec文件怎么作为激励仿真呢？ 1/2207 FPGA/CPLD 2013-10-24
  
  问题已解决:lol
15. QUARTUS 仿真产生的tbl文件怎么输入到matlab中画图？ 5/5208 FPGA/CPLD 2013-10-24
  
  问题解决了，虽然没懂你说的在哪里，但还是要谢谢指教！
16. quartus 编译出错 3/1960 FPGA/CPLD 2013-09-22
  
  不是的，还是不知道哪的问题，我都重新安装了，还是有这个错误。
17. 有关ROM例化之后modelsim仿真出错 2/3094 FPGA/CPLD 2013-07-21
  
  thank you!
18. ROM例化问题 6/4251 FPGA/CPLD 2013-06-28
  
  非常感谢啦！
19. 【FIFO】【高清】【抢先下载】 957/104715 FPGA/CPLD 2013-05-15
  
  感谢分享。
20. 【FIFO】【高清】【抢先下载】 957/104715 FPGA/CPLD 2013-03-13
  
  谢谢分享！

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