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    1. FPGA控制求助 9/2804 FPGA/CPLD 2014-03-27
      仙猫 发表于 2014-3-27 11:07 在FPGA开始工作之前，电路上须禁止受控于FPGA的电源输出，估计是这上有纰漏。
      电路上怎么禁止这些输出，使用下拉吗？貌似不起作用。
    2. FPGA控制求助 9/2804 FPGA/CPLD 2014-03-27
      kdy 发表于 2014-3-27 10:50 你的供电电路首先是分离的，备份和主要受控电源要分开，另外fpga load是需要时间的，core,bank以及看门电路 ...
      你的供电电路首先是分离的，备份和主要受控电源要分开，另外fpga load是需要时间的，core,bank以及看门电路和电源oc使能电路要有逻辑顺序，要想简化可以用cpld，用fpga必须理顺逻辑关系以及使用done等参与逻辑不太适合新手 谢谢你的回答！ FPGA 加载程序需要一定时间，在这段时间之前管脚输出为什么会出现高，如何使缺省输出为0，我用的是xilinx的FPGA。或者硬件上如何使得下拉至0，直到FPGA程序运行。 硬件已经焊上FPGA了，你所说的done是指？oc使能？请不吝赐教！ 谢谢！
    3. FPGA控制求助 9/2804 FPGA/CPLD 2014-03-27
      chenzhufly 发表于 2014-3-27 10:41 这多半都是电路设计上的问题 你可以在使能端拉个电阻到地之类的，保证开机的时候使能端有个固定的电平
      有道理！用的带使能端的电源芯片是ADP7102,FPGA输出管脚3.3V已经通过转换芯片转为5V了。 我请教有人说的和你一样，硬件拉低。 能不能帮我看看，改电源芯片使能端按照芯片手册说明的都取100K合不合适。能不能使能端有固定电平。 R1和R2该如何取值？或者用其他什么方法 大谢！
    4. FPGA控制求助 9/2804 FPGA/CPLD 2014-03-27
      一个小白 发表于 2014-3-27 10:21 帮不上你的忙，帮顶吧
      谢谢了！
    5. mig2.3 dd2 design 1/3898 FPGA/CPLD 2013-08-12
      ise_flow.bat,然后运行creat_ise.bat这两个批处理文件具体是干什么的楼主 另外我的ise_flow.bat可以运行，生成了一堆文件。creat_ise.bat不能运行，提示不是内部或外部命令，也不是可运行的程序或批处理文件。 我的环境变量需要修改吗？
    6. 《FPGA三国志》（十三）汇总全部奉送 119/29884 FPGA/CPLD 2012-04-10
      楼主辛苦，互助学习，共同进步
    7. fpga很有价值的27实例 381/63734 FPGA/CPLD 2012-04-06
      谢谢楼主分享。
    8. 《FPGA三国志》（十三）汇总全部奉送 119/29884 FPGA/CPLD 2012-04-06
      楼主辛苦了
    9. 【设计工具】xilinx fpga开发实用教程 54/12049 FPGA/CPLD 2012-04-06
      感谢楼主！
    10. xilinx讨论帖！ 100/25197 FPGA/CPLD 2012-04-06
      taohaolw~

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