我明白了，谢谢您了

书中关于生成块的例子是这样的： //本模块生成两条N位总线变量的按位异或 module bitwise_xor (out, i0, i1); parameter N = 32 ; //端口声明语句 output [N-1 : 0]  out; input  [N-1 : 0]  i0, i1; //声明一个临时循环变量，该变量只用于生成块的循环计算 genvar j; //用一个单循环生成按位异或的异或门 generate for (j=0; j

夏老很平易近人，让人感到亲切，我也正在学FPGA，目前正在看夏老翻译的书，对于verilog中的生成块不是很理解，我感觉有点像子程序，对于它的用处我还是搞不明白，希望夏老帮我解惑，再次先谢谢夏老了