基于RSSI测距，进而定位，在特定的环境下开发试验用还是可以的。但实际应用中根本不可以。我试验过多次，放弃了，唉！

非常感谢您，夏老师！您说的不用取反用赋值我已经试过了，也是一样的，而且我用RTL Viewer 查看，他们综合出得电路是一样的。为什么把if(!rst_n)  这个复位信号去掉工作就正常了呢？

拿下面这个例子做实验，一个计数器的程序，rst_n复位键，k控制计数器的计数与暂停，（k按键已经进行过按键消抖了）用数码管观察data的变化。分频我就不写出来了。 always@(posedge clk or negedge rst_n)         if(!rst_n)                 ena       

进行最简单的两个数相加的运算进行测试，用quartusii 9.1时序仿真完全正确，但是我将quartusii 9.1生成的.vo文件放入modelsim中仿真，结果完全是错误的，请问这是什么原因？

正好需要，谢谢分享！

我想把接受的串行数据并行输出，下面这个程序有什么问题吗？怎么仿真不成功？在用quartus编译、布局布线后发现din并没有连接到这个模块上，请问为什么? module receive(clk,din,rst_n,dout);   input clk,rst_n,din;   output[7:0] dout;   reg[7:0] dout;   reg[7:0] data_reg;   reg[3:0] cont;   always@(posedge clk)     if(!rst_n)       begin         data_reg  

原帖由 sd6863959 于 2012-3-20 13:25 发表 我个人的理解是：在这2个always语句中都是上升沿促发，我们仿真的时候，没有考虑时钟在底层电路中存在的时钟skew，或者时钟信号频率很大，这种情况可以忽视。我觉得这种简单的电路，有些时候看不到效果。在复杂的电路 ...

非常感谢您！可是我还是不太明白啊，还是先记下，慢慢消化吧。

夏老师您好！我在看例6.1，采用阻塞赋值的反馈振荡器的程序时，书上说这个模块是不稳定的，必定会产生冒险和竞争的情况，可是我用modelsim做后仿真时却没有问题，下载到板子上也能正常运行，请问这是什么原因？ module fbosl(y1,y2,clk,rst); input clk,rst; output y1,y2; reg y1,y2; always@(posedge clk)         if(rst)                 y1=0;         else                 y1=y2; always@(posedge clk)         if(rst)                 y2=1;         else                 y2=y1; endmodule

好东西，谢谢楼主分享！

谢谢楼主分享！

看看什么样子

谢谢楼主分享！