library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity test_fpga is port(clk:in std_logic; dout:out std_logic_vector(3 downto 0); dclk1:out std_logic); end test_fpga; architecture Behavioral of test_fpga is signal clk1:std_logic :='1'; signal q:integer range 0 to 24000000:=0; signal w:std_logic_vector(3 downto 0):="0000"; begin dclk1

写成w=“1001”试试！

我觉得ls解答正确，应该是综合过程决定的。 有可能和clk引脚位置有关。 你可以看看handbook中关于时钟的部分，可能会有。

我现在都在用11.0了（被迫）。 个人感觉9.0不错。这是最后一版自带仿真工具的。 10.0就去掉仿真工具了。需要用modesim。

应该是破解没有弄好吧。 license不支持logiclock（逻辑锁定）功能。

十分的感谢lz的分享！ :loveliness:

不顶对不起楼主啊！

太经典了！！！ 谢谢斑竹了！

好吧，楼主果然很强大。再次收藏！

这个其实也挺有用的哇！

感谢楼主的分享！

这个正式我这种新手所需要的啊。感谢楼主！！

非常棒的，资料。学习了！:tongue:

回复一下看看内容。 恩，一直没有仔细的研究过这部分内容。